JP2825078B2 - マイクロコンピュータ評価システムおよびこのシステムを用いた評価方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータ評価システムおよびこのシステムを用いた評価方法
に係わり、特に評価対象のターゲットチップと同一ＣＰ
Ｕをもつダミーチップを併用することにより、外部メモ
リのアクセス内容を拡張して評価の効率化を図ったマイ
クロコンピュータ評価システムおよびこのシステムを用
いた評価方法に関する。

【０００２】

【従来の技術】近年の半導体素子の微細鍵術の進展に伴
ないマイクロコンピュータは１チップ上に複数の周辺機
能を内蔵することが可能となり、その機能が年々多様化
したマイクロコンピュータが開発されている。また、マ
イクロコンピュータの価格は、プロセス技術の進歩，近
年まれにみる価格競争により一層下落傾向にある。開発
者はこの状況に対応するために、コストを抑えようとす
る。例えば、周辺機能を極力少なくしたり、ピン数を極
力少なくすることで開発コストの低減や開発日程の短縮
を行ってきた。

【０００３】このような状況下において、実際に開発し
たマイクロコンピュータをユーザに出荷するためには、
その開発した製品が開発者側の期待通りに動作している
かどうか実際のターゲットチップを用いてテストしなけ
るばならない。

【０００４】このターゲットチップのテストは、内蔵Ｒ
ＯＭを用いずに、外部のメモリに書かれているテストプ
ログラムを読み取り実行することにより得られた結果と
開発者側が期待していたとおりの結果を比較し、真偽を
判断するという方法がとられている。

【０００５】従来のマイクロコンピュータをテストする
際の評価システムの構成について説明する。

【０００６】こお種の従来の評価システムの一例の構成
図を示した図６を参照すると、このシステムの構成は、
ターゲットチップ５１３，評価装置５０１およびホスト
マシンとしてのパーソナルコンピュータ５０２である。

【０００７】評価装置５０１は、外部メモリ５０３，タ
ーゲットクロック出力５０８，ターゲットリセット出力
５０９，パラレルインターフェイス５１０を含んで構成
されている。この評価装置５０１内では、ホストマシン
５０２から入出力されるデータと、パラレルインターフ
ェイス５１０から入出力されるデータが評価装置５０１
内の内部データバス５１１を介して接続されている。そ
の他の機能ブロックはここでは省略してある。

【０００８】ターゲットチップ５１３は、外部メモリ５
０３をアクセスするため、外部拡張モード、すなわち内
蔵メモリのプログラム空間は用いずに外部のメモリをア
クセスするモードに設定する。

【０００９】ホストマシン５０２は、評価結果を判定す
るために用いる。

【００１０】ターゲットチップ５１３および評価装置５
０１の接続に関しては次の通りである。

【００１１】評価装置５０１側のパラレルインターフェ
イス５１０をターゲットチップ５１３側の入出力ポート
５２０に接続する。また外部メモリ５０３をアクセスす
るために、ターゲットチップ５１３側のアドレス出力端
子５１６，データ入出力端子５１７を評価装置５０１側
の外部メモリ５０３のアドレス入力端子ＡＤＲ５０６、
データ入出力端子ＤＡＴ５０７にそれぞれ接続する。

【００１２】同様に、ターゲットチップ５１３のリード
ストローブ信号５１４，ライトストローブ信号５１５を
評価装置５０１側の外部メモリ５０３のリードストロー
ブ入力ＲＤ５０４、ライトストローブ入力ＷＲ５０５に
それぞれ接続する。

【００１３】評価装置５０１側のターゲットクロック出
力５０８，ターゲットリセット出力５０９をターゲット
チップ５１３側のターゲットクロック入力端子５１８，
ターゲットリセット入力端子５１９へそれぞれ接続す
る。

【００１４】上述したマイクロコンピュータ評価装置の
テスト方法をフローチャートで示した図８を参照する
と、ステップ１は、ターゲットチップ５１３がリセット
解除と同時に外部メモリ５０３に書かれているテストプ
ログラムを読み出し，処理を実行する（図８−Ｓ２０，
２１）。

【００１５】ステップ２は、ターゲットチップ５１３が
実行したプログラムの結果を自身の入出力ポート５２０
から評価装置５０１側のパラレルインターフェイス５１
０に出力する（図８−Ｓ２２）。

【００１６】ステップ３は、評価装置５０１側のパラレ
ルインターフェイス５１０のデータをその評価装置５０
１内の内部データバス５１１を通してホストマシン５０
２にデータを格納する（図８−Ｓ２３）。

【００１７】ステップ３は、評価装置５０１内のホスト
マシン５０２で、格納したデータとあらかじめ設定され
ている期待値を比較しテスト結果を判断する（図８−Ｓ
２４）。

【００１８】ステップ４は、次のテストプログラムを読
み取り、処理を実行する（図８−Ｓ２５する）。

【００１９】ステップ４は、ステップ １に戻りテスト
を繰り返す（図８−Ｓ２５する）。

【００２０】

【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータのように、１つのチップに複数の周辺機
能が内蔵されているマイクロコンピュータでは、汎用入
出力ポートおよび周辺機能の入出力端子をそれぞれ兼用
している。このマイクロコンピュータを評価するとき
に、１つのプログラムで多くの機能についてテストする
には、入出力ポート５２０を１つでも多く評価装置側の
パラレルインターフェイスに接続する必要があるしか
し、ターゲットチップ５１３から外部メモリに記憶させ
たテストプログラムをアクセスするには、テスト用端子
として、アドレス出力端子５１５、データ入出力端子５
１７、リードストローブ信号端子５１４、ライトストロ
ーブ信号端子５１５を必ず設けなければならない。

【００２１】ここで、外部拡張モードでターゲットマイ
コン５１３をテストするときに必ず設けなければならな
い端子、すなわち上述したアドレス出力、データ入出
力、リードストローブ信号およびライトストローブ信号
を極力少なくするために、アドレス出力の端子数を減ら
していた。アドレス出力端子５１６が少ないということ
は、アクセスできるプログラム領域が限られてくるとい
う問題点がある。すなわちテストプログラムのサイズを
小さくしなくてはならなくなるという欠点が生じる。

【００２２】本発明の目的は、上述した欠点に鑑みなさ
れたものであり、外部のメモリ空間をアクセスすること
が出来る外部拡張モードでテストをする際、少ないテス
ト端子でもアドレスの制限なくテストプログラムを実行
出る評価システムを提供することにある。

【００２３】

【課題を解決するための手段】本発明のマイクロコンピ
ュータ評価システムの特徴は、評価対象のターゲットチ
ップと外部メモリを有する評価装置と前記ターゲットチ
ップの出力データを期待値と比較するホストマシンとを
備えるマイクロコンピュータ評価システムにおいて、前
記ターゲットチップと同一の演算処理ユニットをもち同
一の命令を実行可能なダミーチップとを有し、前記外部
メモリのメモリ空間をアクセス出来る外部拡張モードで
テストを実行するときに、これら２つのチップを同一ク
ロック信号および同一のリセット信号で動作させるとと
もに、前記ダミーチップは前記評価装置のパラレルイン
タフェース端子を除く全ての入出力端子が割り当てら
れ、前記ターゲットチップは前記外部メモリのデータ入
出力および前記パラレルインタフェース端子のみが割り
当てられて、前記外部メモリの全アドレス空間をアクセ
スするアドレスの拡張と前記パラレルインタフェースの
拡張とが出来るようにしたことにある。

【００２４】また、前記外部メモリから読み出されるデ
ータは前記ターゲットチップおよび前記ダミーチップに
それぞれ供給されて処理され、それぞれの処理結果のデ
ータのうち前記ダミーチップの出力データは前記評価装
置のデータバスへの出力が遮断され、前記ターゲットチ
ップの出力データのみ前記データバスへ出力させる出力
制御手段を有する。

【００２５】さらに、前記ダミーチップからの出力デー
タを遮断する制御信号は前記外部メモリからのデータの
読み出しを制御するリードストローブ信号および前記外
部メモリへのデータの書き込みを制御するライトストロ
ーブ信号のみを用いる。

【００２６】本発明のマイクロコンピュータ評価システ
ムを用いた評価方法の特徴は、評価対象のターゲットチ
ップと外部メモリを有する評価装置と前記ターゲットチ
ップの出力データを期待値と比較するホストマシンとを
備えるマイクロコンピュータ評価システムを用いる評価
方法において、前記ターゲットチップと同一の演算処理
ユニットをもち同一の命令を実行可能なダミーチップと
を用いて、リセット解除と同時に前記ダミーチップおよ
び前記ターゲットチップを同時に動作開始させ、前記ダ
ミーチップは前記外部メモリにアドレスを出力させ、こ
のアドレスのテストプログラムを前記ダミーチップはバ
ス制御回路を介して、前記ターゲットチップは直接にそ
れぞれ入力させることによって、前記ダミーチップと前
記ターゲットチップに前記テストプログラムを実行させ
る第１のステップと、前記ターゲットチップには前記テ
ストプログラムの実行結果を自身の入出力ポートから前
記評価装置側のパラレルインターフェイスに出力させ、
前記ダミーチップは前記プログラムの実行結果を出力さ
せない第２のステップと、前記パラレルインターフェイ
スに出力させた前記プログラムの実行結果を前記評価装
置内の内部データバスを通してホストマシンに格納させ
る第３のステップと前記ホストマシン内に格納された前
記プログラムの実行結果とあらかじめ格納された期待値
とを比較させ、前記テスト結果の良否を判断する第４の
ステップと、全てのテストプログラムの比較が終了して
いなければ前記第１ステップに戻して次のテストプログ
ラムを読み込ませてテストを繰り返し、比較が終了して
いれば評価を終了させる第５のステップとからなる。

【００２７】

【発明の実施の形態】まず、本発明の実施の形態を図面
を参照しながら説明する。図１は本発明のマイクロコン
ピュータ評価システムの構成図であり、図２はバス制御
回路の構成図である。図１および図２を参照すると、本
発明の評価システムは、ターゲットチップ１２２とダミ
ーチップ１１５（ターゲットチップ１２２と同一ＣＰＵ
のもの）の２チップ構成であり、さらに評価装置１０１
とホストマシン１０２（パーソナルコンピュータ）の４
ユニットで構成されている。

【００２８】評価装置１０１は、ホストマシン１０２、
外部メモリ１０３、クロック１１０、リセット１０９、
パラレルインターフェイス１１１、バス制御回路１０８
を含んで構成されている。また、評価装置１０１内の内
部データバス１１３を介してホストマシン１０２とパラ
レルインターフェイス１１１が接続されている。

【００２９】パーソナルコンピュータを用いたホストマ
シン１０２は、評価結果を判定するために用いる。

【００３０】また、２つのチップ、すなわちダミーチッ
プ１１５とターゲットチップ１２２）の役割は次の通り
である。

【００３１】（イ）ダミーチップ１１５ ダミーチップ１１５は外部のメモリ空間を拡張できる外
部拡張モードで動作させる。まずリセット解除と同時に
動作を開始する。ダミーチップ１１５は、評価装置１０
１内の外部メモリ１０３からデータをフェッチするため
に、テスト用端子として、アドレス出力端子１１８、リ
ードストローブ信号１１６、ライトストローブ信号１１
７、データ入出力端子１１９を備えている。

【００３２】これらの端子を用いてダミーチップ１１５
から評価装置１０１へアドレスを出力し、データを読み
とる。ダミーチップ１１５は、このデータに基づき演算
処理を実行し周辺機能に動作を行わせるが、この結果得
られたデータは評価には用いない。あくまでもターゲッ
トチップ１２２を評価するためである。

【００３３】（ロ）ターゲットチップ１２２ ターゲットチップ１２２はダミーチップ１１５と同じく
外部拡張モードで動作させる。ダミーチップ１１５と同
じリセット信号１０９およびクロック信号１１０を受け
て動作を開始する。しかし、ターゲットチップ１２２
は、テスト端子であるアドレス出力端子１１８、リード
ストローブ信号１１６、ライトストローブ信号１１７は
備えない。ダミーチップ１１５が出力したアドレスの外
部メモリ１０３のデータをアクセスするためのデータ入
出力端子１２５のみ備えている。

【００３４】実際の処理結果の評価として使用するデー
タは、このターゲットチップ１２２のデータを用いる。
ダミーチップ１１５とターゲットチップ１２２の処理に
関しては、同一ＣＰＵ、同一クロック信号、および同一
リセット信号を用いているので、基本的には同じ動作を
する。

【００３５】ダミーチップ１１５とターゲットチップ１
２２と評価装置１０１との接続に関しては次の通りであ
る。

【００３６】評価装置１０１側のパラレルインターフェ
イス１１１をターゲットチップ１２２側の入出力ポート
１２６に接続し、また評価装置１０１内のリセット１０
９を、ダミーチップ１１５側のターゲットリセット入力
端子１２０とターゲットチップ１２２側のターゲットリ
セット入力端子１２４へ接続する。

【００３７】評価装置１０１内のクロック１１０をダミ
ーチップ１１５側のターゲットクロック入力端子１２１
とターゲットチップ１２２側のターゲットクロック入力
端子１２３にそれぞれ接続させる。外部メモリ１０３を
アクセスするために、ダミーチップ１１５側のアドレス
出力端子１１８を評価装置１０１内の外部メモリ１０３
のアドレス入力ＡＤＲ１０６に接続する。同様にダミー
チップ１１５側のリードストローブ信号１１６およびラ
イトストローブ信号１１７を評価装置１０１内の外部メ
モリ１０３のリードストローブ入力ＲＤ１０４、ライト
ストローブ入力ＷＲ１０５に向けてそれぞれ出力する。

【００３８】また、評価装置１０１内の外部メモリ１０
３の入出力データ端子ＤＡＴ１０７をダミーチップ１１
５のデータ入出力端子１１９とターゲットチップ１２２
のデータ入出力端子１２５に対しそれぞれ接続する。こ
の時、外部メモリ１０３およびダミーチップ１１５間の
データバス上にバス制御回路１０８を介して、ダミーチ
ップ１１５および部メモリ１０３間のデータ入出力端子
を接続する。

【００３９】次に、バス制御回路１０８について説明す
る。図２を参照すると、テストプログラムを実行中に外
部メモリ１０３に対し書き込み（ライト）処理をする場
合は、ダミーチップ１１５からのライトデータではな
く、ターゲットチップ１２２からのライトデータを外部
メモリ１０３にライトするようにする。すなわち、ライ
ト動作時は、ダミーチップ１１５から送られてくるライ
トデータをカットする制御が必要になる。この役割りを
バス制御回路１０８が果している。

【００４０】バス制御回路１０８の具体的な構成は次の
通りである。すなわち、ダミーチップ１１５と評価装置
１０１内の外部メモリ１０３間のデータバスにトライス
テートバッファ２１２を置き、ダミーチップ１１５と評
価装置１０１内 の外部メモリ１０３間のデータバスを
切断できるようにする。トライステートバッファ２１２
の向きは、バッファ出力ＯＵＴ２１１をダミーチップ２
１６のデータ入出力１１９に向ける方向である。

【００４１】ダミーチップ１１５から出力されるリード
ストローブ信号１１６をセット・リセット付きフリップ
フロップ２０５のセット側（Ｓ２０６側）に接続し、ま
た、ライトストローブ信号をリセット側（Ｒ２０７側）
に接続し、フリップフロップ２０５の出力信号Ｑ２０８
をダミーチップ１１５および外部メモリ１０３間のデー
タバス上にあるトライステートバッファ２１２の開閉信
号ＳＩＧ２０９として使用する。

【００４２】この時、リードストローブ信号１１６とラ
イトストローブ信号１１７は同時にハイレベルにはなら
ない。すなわちリードとライトは同時には起こらない。

【００４３】このデータライト時のバス制御回路１０８
の制御を説明するための信号接続図を注連した図３
（ａ）、およびそのタイミングチャートを示した図
（ｂ）を参照しながら動作を説明する。

【００４４】テストプログラムを読み出すデータリード
時、評価装置１０１内の外部メモリ１０３のデータ端子
ＤＡＴ１０７からのリードデータ１は、ダミーチップ１
１５およびターゲットチップ１２２を共有する。すなわ
ち、ダミーチップ１１５のデータ入出力１１９およびタ
ーゲットチップ１２２のデータ入出力１２５へはリード
ストローブ信号１１６に同期してリードデータ１がそれ
ぞれ入力される。

【００４５】また、評価装置１０１内の外部メモリ１０
３からのリードデータ２の場合も同様に、リードストロ
ーブ信号１１６に同期してダミーチップ１１５のデータ
入出力１１９とターゲットチップ１２２のデータ入出力
１２５にリードデータ２が入力される。

【００４６】しかし、データライト時は、バス制御回路
１０８内のＳ−Ｒフリップフロップ回路２０５の出力Ｑ
２０８がインアクティブなので、ダミーチップ１１５側
からのライトデータ１を殺し、ターゲットチップ１２２
側からのライトデータ２が外部メモリ１０３のデータ入
出力ＤＡＴ１０７へ入力される。

【００４７】次に本発明のマイクロコンピュータ評価シ
ステムを用いた評価方法のフローチャートを示した図４
を参照して説明する。

【００４８】ステップ１は、リセット解除と同時にダミ
ーチップ１１５およびターゲットチップ１２２は同時に
動作を開始し、ダミーチップ１１５は外部メモリ１０３
に向けてアドレスを出力し、出力されたアドレスのテス
トプログラムをダミーチップ１１５はバス制御回路１０
８を介して、ターゲットチップ１２２直接にそれぞれ入
力し、ダミーチップ１１５とターゲットチップ１２２は
プログラムを実行する（図４−Ｓ０１〜Ｓ０３）。

【００４９】ステップ２は、ターゲットチップ１２２は
実行したプログラムの結果を自身の入出力ポート１２６
から評価装置１０１側のパラレルインターフェイス１１
１に出力する。ダミーチップ１１５側でも同じプログラ
ムを実行するが、評価の対象外ということで評価装置１
０１側へは出力しない（図４−Ｓ０３）。

【００５０】ステップ３は、評価装置１０１側のパラレ
ルインターフェイス１１１のデータをその評価装置１０
１内の内部データバス１１３を通してホストマシン１０
２にデータを格納する（図４−Ｓ０４）。

【００５１】ステップ４は、評価装置１０１内のホスト
マシン１０２内で格納したデータと期待値を比較し、テ
スト結果を判断する（図４−Ｓ１３）。

【００５２】ステップ５は、次のテストプログラムを読
みとり、処理を実行する（図４−Ｓ０５）。

【００５３】ステップ６は、ステップ１に戻りテストを
繰り返す（図４−Ｓ１２）。

【００５４】

【発明の効果】この発明では、マイクロコンピュータの
評価システムを２チップ構成、すなわちダミーチップと
ターゲットチップにして、ダミーチップは評価装置のパ
ラレルインタフェースを除く全ての入出力端子が割り当
てられ、ターゲットチップは外部メモリのデータ入出力
およびパラレルインタフェースの端子のみが割り当てら
れて、外部メモリの全アドレス空間をアクセスするアド
レスの拡張とパラレルインタフェースの拡張とが出来る
ようにしたので、テストプログラムのアドレス空間の制
限をなくしフルアドレス空間をアクセスすることがで
き、さらにターゲットチップは外部拡張モードのテスト
時に使用するアドレス出力端子、リードストローブ端
子、ライトストローブ端子を確保する必要がなくなり大
幅にテストに使用する端子を減らすことができる。この
ことにより、マイクロコンピュータの開発期間を短縮
し、生産コストを削減することができる。また、テスト
プログラムのアドレス空間の制限がなくなったことで、
１つのプログラムで多くの機能をテストすることがで
き、信頼性の向上にもつながる。

【図面の簡単な説明】

【図１】本発明の一実施の形態のシステム構成図であ
る。

【図２】本発明のダミーチップおよび外部メモリ間のデ
ータバス制御回路の構成図である。

【図３】（ａ）本発明のライト動作時における信号接続
図である。 （ｂ）そのライト動作説明用のタイミングチャートであ
る。

【図４】評価時のデータの動きを説明するための構成図
である。

【図５】本発明におけるマイクロコンピュータ評価装置
の評価方法のフローチャートである。

【図６】従来の評価システムの一例を示す構成図であ
る。

【図７】従来例の評価方法におけるデータの動きを説明
するための構成図である。

【図８】従来例におけるマイクロコンピュータ評価装置
の評価方法のフローチャートである。

【符号の説明】

１０１，５０１ 評価装置 １０２，５０２ ホストマシン １０３，５０３ 外部メモリ １０４，５０４ ＲＤ端子 １０５，５０５ ＷＲ端子 １０６，５０６ ＡＤＲ端子 １０７，５０７ ＤＡＴ端子 １０８ バス制御回路 １０９ リセット端子 １１０ クロック信号 １１１，５１０ パラレルインフォメーション（パラ
レルＩ／Ｆ） １１３，５１２ 内部データバス １１５ ダミーチップ １１６，５１４ リードストローブ信号 １１７，５１５ ライトストローブ信号 １１８，５１６ アドレス出力端子 １１９，１２５，５１７ ５１７ データ入出力
端子 １２０，１２３ ターゲットリセット入力端子 １２１，１２４ ターゲットリセット入力端子 １２２，５１３ ターゲットチップ １２６，５２０ 入出力ポート ２０５ Ｒ−Ｓフリップフロップ ２１２ トラステートバッファ

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 評価対象のターゲットチップと外部メモ
   リを有する評価装置と前記ターゲットチップの出力デー
   タを期待値と比較するホストマシンとを備えるマイクロ
   コンピュータ評価システムにおいて、前記ターゲットチ
   ップと同一の演算処理ユニットをもち同一の命令を実行
   可能なダミーチップとを有し、前記外部メモリのメモリ
   空間をアクセス出来る外部拡張モードでテストを実行す
   るときに、これら２つのチップを同一クロック信号およ
   び同一のリセット信号で動作させるとともに、前記ダミ
   ーチップは前記評価装置のパラレルインタフェース端子
   を除く全ての入出力端子が割り当てられ、前記ターゲッ
   トチップは前記外部メモリのデータ入出力および前記パ
   ラレルインタフェース端子のみが割り当てられて、前記
   外部メモリの全アドレス空間をアクセスするアドレスの
   拡張と前記パラレルインタフェースの拡張とが出来るよ
   うにしたことを特徴とするマイクロコンピュータ評価シ
   ステム。
2. 【請求項２】 前記外部メモリから読み出されるデータ
   は前記ターゲットチップおよび前記ダミーチップにそれ
   ぞれ供給されて処理され、それぞれの処理結果のデータ
   のうち前記ダミーチップの出力データは前記評価装置の
   データバスへの出力が遮断され、前記ターゲットチップ
   の出力データのみ前記データバスへ出力させる出力制御
   手段を有する請求項１記載のマイクロコンピュータ評価
   システム。
3. 【請求項３】 前記ダミーチップからの出力データを遮
   断する制御信号は前記外部メモリからのデータの読み出
   しを制御するリードストローブ信号および前記外部メモ
   リへのデータの書き込みを制御するライトストローブ信
   号のみを用いる請求項２記載のマイクロコンピュータ評
   価システム。
4. 【請求項４】 評価対象のターゲットチップと外部メ
   モリを有する評価装置と前記ターゲットチップの出力デ
   ータを期待値と比較するホストマシンとを備えるマイク
   ロコンピュータ評価システムを用いる評価方法におい
   て、前記ターゲットチップと同一の演算処理ユニットを
   もち同一の命令を実行可能なダミーチップとを用いて、
   リセット解除と同時に前記ダミーチップおよび前記ター
   ゲットチップを同時に動作開始させ、前記ダミーチップ
   は前記外部メモリにアドレスを出力させ、このアドレス
   のテストプログラムを前記ダミーチップはバス制御回路
   を介して、前記ターゲットチップは直接にそれぞれ入力
   させることによって、前記ダミーチップと前記ターゲッ
   トチップに前記テストプログラムを実行させる第１のス
   テップと、 前記ターゲットチップには前記テストプログラムの実行
   結果を自身の入出力ポートから前記評価装置側のパラレ
   ルインターフェイスに出力させ、前記ダミーチップは前
   記プログラムの実行結果を出力させない第２のステップ
   と、 前記パラレルインターフェイスに出力させた前記プログ
   ラムの実行結果を前記評価装置内の内部データバスを通
   してホストマシンに格納させる第３のステップと前記ホ
   ストマシン内に格納された前記プログラムの実行結果と
   あらかじめ格納された期待値とを比較させ、前記テスト
   結果の良否を判断する第４のステップと、 全てのテストプログラムの比較が終了していなければ前
   記第１ステップに戻して次のテストプログラムを読み込
   ませてテストを繰り返し、比較が終了していれば評価を
   終了させる第５のステップとからなるマイクロコンピュ
   ータ評価システムを用いた評価方法。