JP2816646B2 - ディザー行列の元素発生器及びこれを使用するディザリング装置 - Google Patents
ディザー行列の元素発生器及びこれを使用するディザリング装置Info
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Description
【０００１】
【産業上の利用分野】本発明はディザ−行列の元素発生
器及びこの発生器を使用するためのディザ−リング装置
に係り、特に、階調の低い画像出力装置の画質を改善す
るために使用し得るディザ−リング装置に関する。
器及びこの発生器を使用するためのディザ−リング装置
に係り、特に、階調の低い画像出力装置の画質を改善す
るために使用し得るディザ−リング装置に関する。
【０００２】
【従来の技術】一般に用いられる画像出力装置は静止画
像出力装置と動画像出力装置とに分けられる。静止画像
出力装置はプロッタ−、インクジェットプリンタ−、ド
ットプリンタ−、レ−ザ−プリンタ−等のように動きの
ない画像を出力する装置であり、動画像出力装置はテレ
ビジョン受信機或いはコンピュ−タ−のモニタ−等のよ
うに刻一刻変化する画像を出力する装置である。各画像
出力装置は様々な要因により階調の制限を受ける。例え
ば、液晶で構成されるモニタ−は液晶の特性に基づき階
調が制限される。同様に、ドットプリンタ−の場合も単
位面積内に表現可能なドット数により階調が制限され
る。このように大部分の画像出力装置はその装置の固有
の特性と要求される解像度の関係に起因して階調が制限
される。また、画像信号出力処理装置が有する制限によ
っても階調は制限される。例えば、原画像信号はＲ，
Ｇ，Ｂそれぞれ８ビットから構成されているが、画像信
号処理装置がその構成上Ｒ，Ｇ，Ｂそれぞれ４ビットで
処理すべき場合にも階調は制限される。このように階調
が低くなると、画質が低下することは明らかであり、そ
の代表的な現象として偽輪郭線発生、マッハバンド等を
挙げることができる。 したがって、このような階調制
限による画質低下現象を解決するための様々なアルゴリ
ズムによる装置が提案されている。ディザ−リングはそ
のようなアルゴリズムのうちの一つとして、ランダムに
分布する雑音を原画像に混入させることにより階調の低
下による画質低下現象を防止する。
像出力装置と動画像出力装置とに分けられる。静止画像
出力装置はプロッタ−、インクジェットプリンタ−、ド
ットプリンタ−、レ−ザ−プリンタ−等のように動きの
ない画像を出力する装置であり、動画像出力装置はテレ
ビジョン受信機或いはコンピュ−タ−のモニタ−等のよ
うに刻一刻変化する画像を出力する装置である。各画像
出力装置は様々な要因により階調の制限を受ける。例え
ば、液晶で構成されるモニタ−は液晶の特性に基づき階
調が制限される。同様に、ドットプリンタ−の場合も単
位面積内に表現可能なドット数により階調が制限され
る。このように大部分の画像出力装置はその装置の固有
の特性と要求される解像度の関係に起因して階調が制限
される。また、画像信号出力処理装置が有する制限によ
っても階調は制限される。例えば、原画像信号はＲ，
Ｇ，Ｂそれぞれ８ビットから構成されているが、画像信
号処理装置がその構成上Ｒ，Ｇ，Ｂそれぞれ４ビットで
処理すべき場合にも階調は制限される。このように階調
が低くなると、画質が低下することは明らかであり、そ
の代表的な現象として偽輪郭線発生、マッハバンド等を
挙げることができる。 したがって、このような階調制
限による画質低下現象を解決するための様々なアルゴリ
ズムによる装置が提案されている。ディザ−リングはそ
のようなアルゴリズムのうちの一つとして、ランダムに
分布する雑音を原画像に混入させることにより階調の低
下による画質低下現象を防止する。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ディザーリング装置には次に述べる様な問題点があっ
た。 （１）ディザ−リングがソフトウェア的に遂行されるの
で画像処理速度が落ちてしまい、特に、ディザ−行列を
使用するディザ−リングにより各元素をソフトウェア的
に発生する場合には画像処理速度が落ち過ぎてしまっ
た。この処理速度が減少する問題は特にコンピュ−タ−
グラフィック分野で目立っていた。 （２）他方、画像処理速度を増加させるために、ディザ
−行列をハ−ドウェア的に具現したものとしてルックア
ップテ−ブル方式が提案されている。しかしながら、ル
ックアップテ−ブルはＲＯＭ等の高価なメモリ素子を利
用するものであり、ハ−ドウェアに要する費用が高くな
る短所がある。本発明の目的はハ−ドウェア的構成が簡
単でありながらも高い処理速度を有するディザ−行列の
元素発生器を提供することである。本発明の他の目的は
前記ディザ−行列の元素発生器を含んで構成され、高い
処理速度を有するディザ−リング装置を提供することで
ある。
ディザーリング装置には次に述べる様な問題点があっ
た。 （１）ディザ−リングがソフトウェア的に遂行されるの
で画像処理速度が落ちてしまい、特に、ディザ−行列を
使用するディザ−リングにより各元素をソフトウェア的
に発生する場合には画像処理速度が落ち過ぎてしまっ
た。この処理速度が減少する問題は特にコンピュ−タ−
グラフィック分野で目立っていた。 （２）他方、画像処理速度を増加させるために、ディザ
−行列をハ−ドウェア的に具現したものとしてルックア
ップテ−ブル方式が提案されている。しかしながら、ル
ックアップテ−ブルはＲＯＭ等の高価なメモリ素子を利
用するものであり、ハ−ドウェアに要する費用が高くな
る短所がある。本発明の目的はハ−ドウェア的構成が簡
単でありながらも高い処理速度を有するディザ−行列の
元素発生器を提供することである。本発明の他の目的は
前記ディザ−行列の元素発生器を含んで構成され、高い
処理速度を有するディザ−リング装置を提供することで
ある。
【０００４】
【課題を解決するための手段】前記の課題を解決するた
めに、本発明では次の手段を構成した。 （１）複数のビットからなるビット情報を関数とするデ
ィザ−行列を設定し、ディザ−行列の行アドレス及び列
アドレスをビット情報から区分してビット並列に形成し
て、ディザ−行列の各元素をビット情報に対応して発生
するディザ−行列の元素発生器において、行アドレスに
おける特定のビットと列アドレスにおける対応するビッ
トを論理演算する論理素子を前記特定のビット毎にそれ
ぞれ具備しており、前記論理素子の出力を特定の元素と
して発生することを特徴とするディザ−行列の元素発生
器。 （２）前記論理素子は、排他的論理和ゲ−トであること
を特徴とする前項（１）記載のディザ−行列の元素発生
器。 （３）複数のビットからなるビット情報を関数とし、４
行４列からなる４×４ディザ−行列を設定して、二進数
によりＸ1 Ｘ0 と表現するディザ−行列の行アドレス
と、二進数によりＹ1 Ｙ0 と表現するディザ−行列の列
アドレスをビット情報から区分してビット並列に形成
し、二進数によりＤ3 Ｄ2 Ｄ1 Ｄ0 と表現するディザ−
行列の各元素をビット情報に対応して発生するディザ−
行列の元素発生器において、行アドレスにおける特定の
ビットと列アドレスにおける対応するビットを論理演算
する二つの排他的論理和（省略して xorという）を含ん
でおり、次の論理演算を遂行して各元素として発生する
ものであることを特徴とするディザ−行列の元素発生
器。 Ｄ0 ＝Ｘ1 Ｄ1 ＝Ｘ1 xor Ｙ1 Ｄ2 ＝Ｘ0 Ｄ3 ＝Ｘ0 xor Ｙ0 （４）複数のビットからなるビット情報を関数とし、８
行８列からなる８×８ディザ−行列を設定して、二進数
によりＸ2 Ｘ1 Ｘ0 と表現するディザ−行列の行アドレ
スと、二進数によりＹ2 Ｙ1 Ｙ0 と表現するディザ−行
列の列アドレスをビット情報から区分してビット並列に
形成し、二進数によりＤ5 Ｄ4 Ｄ3 Ｄ2 Ｄ 1 Ｄ0 と表現
するディザ−行列の各元素をビット情報に対応して発生
するディザ−行列の元素発生器において、行アドレスに
おける特定のビットと列アドレスにおける対応するビッ
トを論理演算する四つの排他的論理和（省略して xorと
いう）を含んでおり、次の論理演算を遂行して各元素と
して発生するものであることを特徴とするディザ−行列
の元素発生器。 Ｄ5 ＝Ｘ0 xor Ｙ0 Ｄ4 ＝Ｘ0 Ｄ3 ＝Ｘ1 xor Ｙ1 Ｄ2 ＝Ｘ1 Ｄ1 ＝Ｘ2 xor Ｙ2 Ｄ0 ＝Ｘ2
めに、本発明では次の手段を構成した。 （１）複数のビットからなるビット情報を関数とするデ
ィザ−行列を設定し、ディザ−行列の行アドレス及び列
アドレスをビット情報から区分してビット並列に形成し
て、ディザ−行列の各元素をビット情報に対応して発生
するディザ−行列の元素発生器において、行アドレスに
おける特定のビットと列アドレスにおける対応するビッ
トを論理演算する論理素子を前記特定のビット毎にそれ
ぞれ具備しており、前記論理素子の出力を特定の元素と
して発生することを特徴とするディザ−行列の元素発生
器。 （２）前記論理素子は、排他的論理和ゲ−トであること
を特徴とする前項（１）記載のディザ−行列の元素発生
器。 （３）複数のビットからなるビット情報を関数とし、４
行４列からなる４×４ディザ−行列を設定して、二進数
によりＸ1 Ｘ0 と表現するディザ−行列の行アドレス
と、二進数によりＹ1 Ｙ0 と表現するディザ−行列の列
アドレスをビット情報から区分してビット並列に形成
し、二進数によりＤ3 Ｄ2 Ｄ1 Ｄ0 と表現するディザ−
行列の各元素をビット情報に対応して発生するディザ−
行列の元素発生器において、行アドレスにおける特定の
ビットと列アドレスにおける対応するビットを論理演算
する二つの排他的論理和（省略して xorという）を含ん
でおり、次の論理演算を遂行して各元素として発生する
ものであることを特徴とするディザ−行列の元素発生
器。 Ｄ0 ＝Ｘ1 Ｄ1 ＝Ｘ1 xor Ｙ1 Ｄ2 ＝Ｘ0 Ｄ3 ＝Ｘ0 xor Ｙ0 （４）複数のビットからなるビット情報を関数とし、８
行８列からなる８×８ディザ−行列を設定して、二進数
によりＸ2 Ｘ1 Ｘ0 と表現するディザ−行列の行アドレ
スと、二進数によりＹ2 Ｙ1 Ｙ0 と表現するディザ−行
列の列アドレスをビット情報から区分してビット並列に
形成し、二進数によりＤ5 Ｄ4 Ｄ3 Ｄ2 Ｄ 1 Ｄ0 と表現
するディザ−行列の各元素をビット情報に対応して発生
するディザ−行列の元素発生器において、行アドレスに
おける特定のビットと列アドレスにおける対応するビッ
トを論理演算する四つの排他的論理和（省略して xorと
いう）を含んでおり、次の論理演算を遂行して各元素と
して発生するものであることを特徴とするディザ−行列
の元素発生器。 Ｄ5 ＝Ｘ0 xor Ｙ0 Ｄ4 ＝Ｘ0 Ｄ3 ＝Ｘ1 xor Ｙ1 Ｄ2 ＝Ｘ1 Ｄ1 ＝Ｘ2 xor Ｙ2 Ｄ0 ＝Ｘ2
【０００５】 （５）Ｍビットの原始画像データをＮビットのディザー
された画像データに変換するディザーリング装置におい
て、前記原始画像データに関連する行アドレスにおける
特定のビットと列アドレスにおける対応するビットを、
前記特定のビット毎に具備した論理素子により論理演算
し、前記原始画像データに対応するディザー行列の各元
素を発生してＬビットの出力に形成するディザー行列の
元素発生器と、このＬビットに形成される出力と、前記
原始画像データのうち（Ｍ−Ｎ）ビットないし（Ｍ−Ｎ
−Ｌ＋１）ビットで構成されたデータを比べる比較器
と、原始画像データの上位Ｎビットで構成されたデータ
に所定数を加算して出力する加算器と、比較器の出力に
より、原始画像データの上位Ｎビットで構成されたデー
タと、加算器の出力のうちいずれか一つを選択してＮビ
ットのディザーされた画像データを出力する選択器を具
備することを特徴とするディザーリング装置。 （６）前記加算器は、加算してオーバフローが発生する
場合にキャリー信号を送出しており、前記ディザーリン
グ装置は、このキャリー信号により加算器の出力をマス
クしてＮビットの最大値を出力するマスク回路を付加し
て具備することを特徴とする前項（５）記載のディザー
リング装置。 （７）前記マスク回路は、加算器の出力をビット別にキ
ャリー信号と論理和する論理和ゲートをビットライン毎
に具備することを特徴とする前項（６）記載のディザー
リング装置。 （８）前記加算器で加算される所定数は１であることを
特徴とする前項（５）記載のディザーリング装置。 （９）原始画像データをディザーされた画像データに変
換するディザーリング装置において、前記原始画像デー
タに関連する行アドレスにおける特定のビットと列アド
レスにおける対応するビットを、前記特定のビット毎に
具備した論理素子により論理演算し、前記原始画像デー
タに対応するディザー行列の各元素を発生して出力する
ディザー行列の元素発生器と、ディザー行列の元素発生
器における出力と、前記原始画像データの下位ビットを
比べる比較器と、前記原始画像データの上位ビットに所
定数を加算して出力する加算器と、前記比較器の出力に
より、前記原始画像データの上位ビットと前記加算器の
出力のうちいずれか一つを選択してディザーされた画像
データを出力する選択器を具備することを特徴とするデ
ィザーリング装置。
された画像データに変換するディザーリング装置におい
て、前記原始画像データに関連する行アドレスにおける
特定のビットと列アドレスにおける対応するビットを、
前記特定のビット毎に具備した論理素子により論理演算
し、前記原始画像データに対応するディザー行列の各元
素を発生してＬビットの出力に形成するディザー行列の
元素発生器と、このＬビットに形成される出力と、前記
原始画像データのうち（Ｍ−Ｎ）ビットないし（Ｍ−Ｎ
−Ｌ＋１）ビットで構成されたデータを比べる比較器
と、原始画像データの上位Ｎビットで構成されたデータ
に所定数を加算して出力する加算器と、比較器の出力に
より、原始画像データの上位Ｎビットで構成されたデー
タと、加算器の出力のうちいずれか一つを選択してＮビ
ットのディザーされた画像データを出力する選択器を具
備することを特徴とするディザーリング装置。 （６）前記加算器は、加算してオーバフローが発生する
場合にキャリー信号を送出しており、前記ディザーリン
グ装置は、このキャリー信号により加算器の出力をマス
クしてＮビットの最大値を出力するマスク回路を付加し
て具備することを特徴とする前項（５）記載のディザー
リング装置。 （７）前記マスク回路は、加算器の出力をビット別にキ
ャリー信号と論理和する論理和ゲートをビットライン毎
に具備することを特徴とする前項（６）記載のディザー
リング装置。 （８）前記加算器で加算される所定数は１であることを
特徴とする前項（５）記載のディザーリング装置。 （９）原始画像データをディザーされた画像データに変
換するディザーリング装置において、前記原始画像デー
タに関連する行アドレスにおける特定のビットと列アド
レスにおける対応するビットを、前記特定のビット毎に
具備した論理素子により論理演算し、前記原始画像デー
タに対応するディザー行列の各元素を発生して出力する
ディザー行列の元素発生器と、ディザー行列の元素発生
器における出力と、前記原始画像データの下位ビットを
比べる比較器と、前記原始画像データの上位ビットに所
定数を加算して出力する加算器と、前記比較器の出力に
より、前記原始画像データの上位ビットと前記加算器の
出力のうちいずれか一つを選択してディザーされた画像
データを出力する選択器を具備することを特徴とするデ
ィザーリング装置。
【０００６】
【作用】画像データをディザ−行列の行アドレス及び列
アドレスとして受信し、これらの行アドレス及び列アド
レスを各ビットライン毎に論理素子により論理演算し
て、それに対応するディザ−行列の各元素を発生する。
アドレスとして受信し、これらの行アドレス及び列アド
レスを各ビットライン毎に論理素子により論理演算し
て、それに対応するディザ−行列の各元素を発生する。
【０００７】
【実施例】以下、添付した図面に基づき本発明の実施例
を詳細に説明する。先ず、この実施例の理解を容易にす
るためディザー行列Ｄ(n) の定義を述べる。
を詳細に説明する。先ず、この実施例の理解を容易にす
るためディザー行列Ｄ(n) の定義を述べる。
【数１】
【０００８】例えば、４×４ディザ−行列、即ちＤ(4)
は次のように表現される。
は次のように表現される。
【数２】
【数３】
【０００９】また、ディザ−行列において、Ｘを行アド
レスとし、Ｙを列アドレスとすれば、前記４×４ディザ
−行列の元素Ｄ(4) （Ｘ，Ｙ）はそれぞれ次の通りであ
る。
レスとし、Ｙを列アドレスとすれば、前記４×４ディザ
−行列の元素Ｄ(4) （Ｘ，Ｙ）はそれぞれ次の通りであ
る。
【数４】 つまり、従来このような４×４ディザ−行列の元素を発
生するためにルックアップテ−ブル方式を採用する場合
には、各元素ごとに４ビットを使用するので１６×２4
ビットのメモリー領域を有するサイズのメモリが必要で
あることが分かる。
生するためにルックアップテ−ブル方式を採用する場合
には、各元素ごとに４ビットを使用するので１６×２4
ビットのメモリー領域を有するサイズのメモリが必要で
あることが分かる。
【００１０】次に、以上を参考にして本発明の第１実施
例を述べる。図１は、本発明の第１実施例によるディザ
ー行列の元素発生器を示したロジック回路図であり、特
に、４×４ディザー行列の元素発生器を示すものであ
る。図１において、この元素発生器は二つの排他的論理
和ゲート（以下、省略してＸＯＲゲートという）１０
１，１０２を含んで構成されている。ここで、前記の数
４における入力（行アドレス及び列アドレス）と出力
（ディザー行列の元素）の関係を二進表現により次の表
１に示す。
例を述べる。図１は、本発明の第１実施例によるディザ
ー行列の元素発生器を示したロジック回路図であり、特
に、４×４ディザー行列の元素発生器を示すものであ
る。図１において、この元素発生器は二つの排他的論理
和ゲート（以下、省略してＸＯＲゲートという）１０
１，１０２を含んで構成されている。ここで、前記の数
４における入力（行アドレス及び列アドレス）と出力
（ディザー行列の元素）の関係を二進表現により次の表
１に示す。
【表１】 従って、この表１に示した二進表現に基づき、出力の各
ビットを入力ビットの論理関数で表せばそれぞれ次の通
りである。
ビットを入力ビットの論理関数で表せばそれぞれ次の通
りである。
【数５】 Ｄ3 ＝Ｘ0 xor Ｙ0 ・・・ Ｄ2 ＝Ｘ0 ・・・ Ｄ1 ＝Ｘ1 xor Ｙ1 ・・・ Ｄ0 ＝Ｘ1 ・・・ つまり、これら数５の式ないし数５の式に基づいて
二つのＸＯＲゲート１０１，１０２により論理回路を構
成し、図１に示したようにディザー行列の元素発生器が
具現できる。ＸＯＲゲート１０１は数５の式に関連
し、ＸＯＲゲート１０２は数５の式に関連してそれぞ
れの排他的論理和機能を遂行する。例えば、行アドレス
Ｘ1 Ｘ0 ＝００で、列アドレスＹ1 Ｙ0 ＝０１なら、Ｄ
3＝Ｘ0 xor Ｙ 0 ＝０xor １＝１、Ｄ2 ＝０、Ｄ1 ＝Ｘ
1 xor Ｙ1 ＝０xor ０＝０、Ｄ0 ＝０、即ち１０００
（十進表現で８となる）が出力される。
二つのＸＯＲゲート１０１，１０２により論理回路を構
成し、図１に示したようにディザー行列の元素発生器が
具現できる。ＸＯＲゲート１０１は数５の式に関連
し、ＸＯＲゲート１０２は数５の式に関連してそれぞ
れの排他的論理和機能を遂行する。例えば、行アドレス
Ｘ1 Ｘ0 ＝００で、列アドレスＹ1 Ｙ0 ＝０１なら、Ｄ
3＝Ｘ0 xor Ｙ 0 ＝０xor １＝１、Ｄ2 ＝０、Ｄ1 ＝Ｘ
1 xor Ｙ1 ＝０xor ０＝０、Ｄ0 ＝０、即ち１０００
（十進表現で８となる）が出力される。
【００１１】図２は、本発明の第２実施例によるディザ
−行列の元素発生器を示したロジック回路図で、特に８
×８ディザ−行列の元素を発生するものである。図２に
おいて、第２実施例のディザ−行列の元素発生器は三つ
のＸＯＲゲ−ト２０１，２０２，２０３を含んで構成さ
れている。ここで、８×８ディザ−行列は、前記した数
１の式に基づいて構成すれば次の通りである。
−行列の元素発生器を示したロジック回路図で、特に８
×８ディザ−行列の元素を発生するものである。図２に
おいて、第２実施例のディザ−行列の元素発生器は三つ
のＸＯＲゲ−ト２０１，２０２，２０３を含んで構成さ
れている。ここで、８×８ディザ−行列は、前記した数
１の式に基づいて構成すれば次の通りである。
【数６】 従って、この８×８ディザー行列の各元素を二進表現に
よりＤ5 Ｄ4 Ｄ3 Ｄ2Ｄ1 Ｄ0 と表し、各元素に対応す
る行アドレス及び列アドレスとの論理関係を見れば、Ｄ
5 Ｄ4 Ｄ3 Ｄ2 Ｄ1 Ｄ0 はそれぞれ次のように表せる。
よりＤ5 Ｄ4 Ｄ3 Ｄ2Ｄ1 Ｄ0 と表し、各元素に対応す
る行アドレス及び列アドレスとの論理関係を見れば、Ｄ
5 Ｄ4 Ｄ3 Ｄ2 Ｄ1 Ｄ0 はそれぞれ次のように表せる。
【数７】Ｄ5 ＝Ｘ0 xor Ｙ0 ・・・ Ｄ4 ＝Ｘ0 ・・・ Ｄ3 ＝Ｘ1 xor Ｙ1 ・・・ Ｄ2 ＝Ｘ1 ・・・ Ｄ1 ＝Ｘ2 xor Ｙ2 ・・・ Ｄ0 ＝Ｘ2 ・・・ つまり、これら数７の式ないし数７の式に基づいて
三つのＸＯＲゲ−ト２０１，２０２，２０３により論理
回路を構成し、図２に示したように８×８ディザ−行列
の元素発生器が具現できる。ＸＯＲゲ−ト２０１は数７
の式に関連する排他的論理和機能を遂行し、ＸＯＲゲ
−ト２０２は数７の式に関連する排他的論理和機能を
遂行し、ＸＯＲゲ−ト２０３は数７の式に関連する排
他的論理和機能を遂行する。同様の手順により論理関係
を形成して、Ｄ(16)，Ｄ(32)，Ｄ(64)・・・に対する16
×16，32×32，64×64の各ディザ−行列の元素発生器を
具現することも可能である。以上述べたように、本発明
によるディザ−行列の元素発生器は非常に少ない数のロ
ジック回路素子、即ちＸＯＲゲ−トを使用するため要求
される費用が少なく、ハ−ドウェア的に具現するため処
理速度が極めて高くなる。
三つのＸＯＲゲ−ト２０１，２０２，２０３により論理
回路を構成し、図２に示したように８×８ディザ−行列
の元素発生器が具現できる。ＸＯＲゲ−ト２０１は数７
の式に関連する排他的論理和機能を遂行し、ＸＯＲゲ
−ト２０２は数７の式に関連する排他的論理和機能を
遂行し、ＸＯＲゲ−ト２０３は数７の式に関連する排
他的論理和機能を遂行する。同様の手順により論理関係
を形成して、Ｄ(16)，Ｄ(32)，Ｄ(64)・・・に対する16
×16，32×32，64×64の各ディザ−行列の元素発生器を
具現することも可能である。以上述べたように、本発明
によるディザ−行列の元素発生器は非常に少ない数のロ
ジック回路素子、即ちＸＯＲゲ−トを使用するため要求
される費用が少なく、ハ−ドウェア的に具現するため処
理速度が極めて高くなる。
【００１２】図３は、本発明によるディザ−リング装置
の構成を示したブロック図である。図３において、この
装置は、ディザ−行列の元素発生器３０１と、比較器３
０２と、加算器３０３と、マスク回路３０４と、選択器
３０５を含んで構成されている。ここでは、説明の便宜
のために１０ビットで構成されている原始画像デ−タが
ディザ−リングによって４ビット画像デ−タに変換され
る場合を見ることにする。先ず、図３を参照すれば、デ
ィザ−行列の元素発生器３０１は行アドレス及び列アド
レスを入力し、それに対応する８×８ディザ−行列にお
ける元素（以下、省略してディザ−リング元素と称す
る）を発生する。ここで、ディザ−行列の元素発生器３
０１に印加される行アドレス及び列アドレスは前記原始
画像デ−タに関連する画像行アドレス及び画像列アドレ
スを変調して得られる。例えば、画像行アドレス及び画
像列アドレスをＩＸ及びＩＹとすれば、ディザ−行列の
元素発生器に関連した行アドレスＸ及び列アドレスＹ
は、それぞれ８を法として次の演算により算出すること
もできる。 Ｘ＝ＩＸ ｍｏｄ ８ Ｙ＝ＩＹ ｍｏｄ ８ このような変調はソフトウェア的に遂行されることもで
きるが、簡単に画像行アドレスの下位３ビット及び画像
列アドレスの下位３ビットをディザ−行列の元素発生器
３０１の入力として用いることもできる。
の構成を示したブロック図である。図３において、この
装置は、ディザ−行列の元素発生器３０１と、比較器３
０２と、加算器３０３と、マスク回路３０４と、選択器
３０５を含んで構成されている。ここでは、説明の便宜
のために１０ビットで構成されている原始画像デ−タが
ディザ−リングによって４ビット画像デ−タに変換され
る場合を見ることにする。先ず、図３を参照すれば、デ
ィザ−行列の元素発生器３０１は行アドレス及び列アド
レスを入力し、それに対応する８×８ディザ−行列にお
ける元素（以下、省略してディザ−リング元素と称す
る）を発生する。ここで、ディザ−行列の元素発生器３
０１に印加される行アドレス及び列アドレスは前記原始
画像デ−タに関連する画像行アドレス及び画像列アドレ
スを変調して得られる。例えば、画像行アドレス及び画
像列アドレスをＩＸ及びＩＹとすれば、ディザ−行列の
元素発生器に関連した行アドレスＸ及び列アドレスＹ
は、それぞれ８を法として次の演算により算出すること
もできる。 Ｘ＝ＩＸ ｍｏｄ ８ Ｙ＝ＩＹ ｍｏｄ ８ このような変調はソフトウェア的に遂行されることもで
きるが、簡単に画像行アドレスの下位３ビット及び画像
列アドレスの下位３ビットをディザ−行列の元素発生器
３０１の入力として用いることもできる。
【００１３】続いて、同じく図３において、ディザ−行
列の元素発生器３０１から出力されるディザ−リング元
素は比較器３０２に印加される。比較器３０２は、原始
画像デ−タのうち下位６ビットデ−タと前記ディザ−リ
ング元素を比較し、その結果を選択制御信号として選択
器３０５に印加する。例えば、比較器３０２はディザ−
リング元素が下位６ビットの原始画像デ−タより大きけ
れば“１”を発生し、そうでなければ“０”を発生す
る。ここで、比較器３０２に印加される画像デ−タは、
原始画像デ−タがＭビットで、ディザ−された画像デ−
タがＮビットで、前記ディザ−行列の元素発生器の出力
がＬビットの場合には、前記原始画像デ−タのうち（Ｍ
−Ｎ）ビットないし（Ｍ−Ｎ−Ｌ＋１）ビットに当たる
ビット数で構成される。一方、原始画像デ−タのうち上
位４ビットデ−タは加算器３０３及び選択器３０５に印
加される。加算器３０３は入力される原始画像デ−タの
上位４ビットに所定数（例えば、１）を加算して出力
し、マスク回路３０４は加算器３０３からオ−バフロ−
が発生する場合に加算器３０３の出力を４ビットの最大
値にマスクする。即ち、加算器３０３からキャリーの信
号が発生する場合、マスク回路３０４の出力は二進表現
で“１１１１”となる。
列の元素発生器３０１から出力されるディザ−リング元
素は比較器３０２に印加される。比較器３０２は、原始
画像デ−タのうち下位６ビットデ−タと前記ディザ−リ
ング元素を比較し、その結果を選択制御信号として選択
器３０５に印加する。例えば、比較器３０２はディザ−
リング元素が下位６ビットの原始画像デ−タより大きけ
れば“１”を発生し、そうでなければ“０”を発生す
る。ここで、比較器３０２に印加される画像デ−タは、
原始画像デ−タがＭビットで、ディザ−された画像デ−
タがＮビットで、前記ディザ−行列の元素発生器の出力
がＬビットの場合には、前記原始画像デ−タのうち（Ｍ
−Ｎ）ビットないし（Ｍ−Ｎ−Ｌ＋１）ビットに当たる
ビット数で構成される。一方、原始画像デ−タのうち上
位４ビットデ−タは加算器３０３及び選択器３０５に印
加される。加算器３０３は入力される原始画像デ−タの
上位４ビットに所定数（例えば、１）を加算して出力
し、マスク回路３０４は加算器３０３からオ−バフロ−
が発生する場合に加算器３０３の出力を４ビットの最大
値にマスクする。即ち、加算器３０３からキャリーの信
号が発生する場合、マスク回路３０４の出力は二進表現
で“１１１１”となる。
【００１４】図４は、図３におけるマスク回路の構成を
具体的に示した回路図である。図４を参照すれば、この
マスク回路３０４は、四つのＸＯＲゲ−ト４０１，４０
２，４０３，４０４を含んで構成されており、それぞれ
加算器３０３の二進表現による加算出力Ａ3 Ａ2 Ａ1 Ａ
0 のうちいずれか１ビットと加算器３０３から出力され
るキャリーの信号を論理和して出力する様になってい
る。各ＸＯＲゲ−ト４０１，４０２，４０３，４０４は
単なる論理和ゲートであればよいが、ＸＯＲゲ−トを使
用すれば前記した図１及び図２における回路要素と共通
化を図って論理回路を簡素化することができる。
具体的に示した回路図である。図４を参照すれば、この
マスク回路３０４は、四つのＸＯＲゲ−ト４０１，４０
２，４０３，４０４を含んで構成されており、それぞれ
加算器３０３の二進表現による加算出力Ａ3 Ａ2 Ａ1 Ａ
0 のうちいずれか１ビットと加算器３０３から出力され
るキャリーの信号を論理和して出力する様になってい
る。各ＸＯＲゲ−ト４０１，４０２，４０３，４０４は
単なる論理和ゲートであればよいが、ＸＯＲゲ−トを使
用すれば前記した図１及び図２における回路要素と共通
化を図って論理回路を簡素化することができる。
【００１５】再び図３を参照すれば、選択器３０５はマ
スク回路３０４の二進表現による出力Ｂ3 Ｂ2 Ｂ1 Ｂ0
と原始画像デ−タの上位４ビットのうちいずれか一つを
比較器３０２の出力に応じて選択して出力する様になっ
ている。一般的に、ディザ−リングは画像出力装置に関
連するアルゴリズムであり、画像出力装置において一回
だけ遂行されるものではなく、各段階で反復的に遂行さ
れるので総合的には極めて多く使用されるという特徴が
ある。つまり、ディザ−リング装置をハ−ドウェア的に
具現すれば画像出力装置における実効的な処理速度を増
加することができる。しかも、この処理速度の増加はコ
ンピュ−タ−・グラフィックのような分野では使用者と
のマンマシン・インタフェ−スにおける重要な要件とし
て解決すべき必須な課題である。以上、本発明を具体的
な実施例を挙げて詳細に説明したが、本発明は前記の実
施例に限らず、その他、本発明の要旨を逸脱しない範囲
で種々の変更を加えうることは勿論である。
スク回路３０４の二進表現による出力Ｂ3 Ｂ2 Ｂ1 Ｂ0
と原始画像デ−タの上位４ビットのうちいずれか一つを
比較器３０２の出力に応じて選択して出力する様になっ
ている。一般的に、ディザ−リングは画像出力装置に関
連するアルゴリズムであり、画像出力装置において一回
だけ遂行されるものではなく、各段階で反復的に遂行さ
れるので総合的には極めて多く使用されるという特徴が
ある。つまり、ディザ−リング装置をハ−ドウェア的に
具現すれば画像出力装置における実効的な処理速度を増
加することができる。しかも、この処理速度の増加はコ
ンピュ−タ−・グラフィックのような分野では使用者と
のマンマシン・インタフェ−スにおける重要な要件とし
て解決すべき必須な課題である。以上、本発明を具体的
な実施例を挙げて詳細に説明したが、本発明は前記の実
施例に限らず、その他、本発明の要旨を逸脱しない範囲
で種々の変更を加えうることは勿論である。
【００１６】
（１）ディザ−リングがハ−ドウェア的に遂行されるの
で実効的な画像処理速度が向上する。特に、コンピュ−
タ−・グラフィックにおけるプロセッサ−のような分野
でその効果が目立つ。 （２）また、ディザ−行列の元素発生器を只数個の論理
素子で具現させることができ、ＲＯＭ等の高価なメモリ
素子を使用しないので、回路を構成する素子に掛かる費
用を減少させることができる。 以上の（１）及び（２）により、コンピュ−タ−・グラ
フィックの画像処理装置等において、ハ−ドウェア的な
構成が簡単でありながらも高い処理速度を有するディザ
−行列の元素発生器を提供することができる。また、こ
の元素発生器を使用して高い処理速度を有するディザ−
リング装置を提供することができる。
で実効的な画像処理速度が向上する。特に、コンピュ−
タ−・グラフィックにおけるプロセッサ−のような分野
でその効果が目立つ。 （２）また、ディザ−行列の元素発生器を只数個の論理
素子で具現させることができ、ＲＯＭ等の高価なメモリ
素子を使用しないので、回路を構成する素子に掛かる費
用を減少させることができる。 以上の（１）及び（２）により、コンピュ−タ−・グラ
フィックの画像処理装置等において、ハ−ドウェア的な
構成が簡単でありながらも高い処理速度を有するディザ
−行列の元素発生器を提供することができる。また、こ
の元素発生器を使用して高い処理速度を有するディザ−
リング装置を提供することができる。
【図１】本発明の第１実施例によるディザ−行列の元素
発生器を示したロジック回路図であり、４×４ディザ−
行列の元素を発生するものである。
発生器を示したロジック回路図であり、４×４ディザ−
行列の元素を発生するものである。
【図２】本発明の第２実施例によるディザ−行列の元素
発生器を示したロジック回路図であり、８×８ディザ−
行列の元素を発生するものである。
発生器を示したロジック回路図であり、８×８ディザ−
行列の元素を発生するものである。
【図３】本発明によるディザ−リング装置を示したブロ
ック図である。
ック図である。
【図４】図３におけるマスク回路の構成を具体的に示し
た回路図である。
た回路図である。
１０１および１０２・・・ＸＯＲゲート ２０１ないし２０３・・・ＸＯＲゲート ３０１ないし３０５・・・ＸＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 陳 大 賢 大韓民国 京畿▲道▼ 水原市 八逹區 ▲梅▼灘洞 810−３番地 三星１次 アパート ３棟 1112號 (56)参考文献 特開 平２−153676（ＪＰ，Ａ) 特開 平２−301369（ＪＰ，Ａ) 特開 平４−220078（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06T 5/00 H04N 1/40
Claims (9)
- 【請求項１】 複数のビットからなるビット情報を関数
とするディザー行列を設定し、ディザー行列の行アドレ
ス及び列アドレスをビット情報から区分してビット並列
に形成して、ディザー行列の各元素をビット情報に対応
して発生するディザー行列の元素発生器において、 行アドレスにおける特定のビットと列アドレスにおける
対応するビットを論理演算する論理素子を前記特定のビ
ット毎にそれぞれ具備しており、 前記論理素子の出力を特定の元素として発生することを
特徴とするディザー行列の元素発生器。 - 【請求項２】 前記論理素子は、排他的論理和ゲートで
あることを特徴とする請求項１記載のディザー行列の元
素発生器。 - 【請求項３】 複数のビットからなるビット情報を関数
とし、４行４列からなる４×４ディザー行列を設定し
て、二進数によりＸ1 Ｘ0 と表現するディザー行列の行
アドレスと、二進数によりＹ1 Ｙ0 と表現するディザー
行列の列アドレスをビット情報から区分してビット並列
に形成し、二進数によりＤ3 Ｄ2 Ｄ1 Ｄ0と表現するデ
ィザー行列の各元素をビット情報に対応して発生するデ
ィザー行列の元素発生器において、 行アドレスにおける特定のビットと列アドレスにおける
対応するビットを論理演算する二つの排他的論理和（省
略してxor という）を含んでおり、 次の論理演算を遂行して各元素として発生するものであ
ることを特徴とするディザー行列の元素発生器。 Ｄ0 ＝Ｘ1 Ｄ1 ＝Ｘ1 xor Ｙ1 Ｄ2 ＝Ｘ0 Ｄ3 ＝Ｘ0 xor Ｙ0 - 【請求項４】 複数のビットからなるビット情報を関数
とし、８行８列からなる８×８ディザー行列を設定し
て、二進数によりＸ2 Ｘ1 Ｘ0 と表現するディザー行列
の行アドレスと、二進数によりＹ2 Ｙ1 Ｙ0 と表現する
ディザー行列の列アドレスをビット情報から区分してビ
ット並列に形成し、二進数によりＤ5 Ｄ4Ｄ3 Ｄ2 Ｄ1
Ｄ0 と表現するディザー行列の各元素をビット情報に対
応して発生するディザー行列の元素発生器において、 行アドレスにおける特定のビットと列アドレスにおける
対応するビットを論理演算する四つの排他的論理和（省
略してxor という）を含んでおり、 次の論理演算を遂行して各元素として発生するものであ
ることを特徴とするディザー行列の元素発生器。 Ｄ5 ＝Ｘ0 xor Ｙ0 Ｄ4 ＝Ｘ0 Ｄ3 ＝Ｘ1 xor Ｙ1 Ｄ2 ＝Ｘ1 Ｄ1 ＝Ｘ2 xor Ｙ2 Ｄ0 ＝Ｘ2 - 【請求項５】 Ｍビットの原始画像データをＮビットの
ディザーされた画像データに変換するディザーリング装
置において、 前記原始画像データに関連する行アドレスにおける特定
のビットと列アドレスにおける対応するビットを、前記
特定のビット毎に具備した論理素子により論理演算し、
前記原始画像データに対応するディザー行列の各元素を
発生してＬビットの出力に形成するディザー行列の元素
発生器と、 このＬビットに形成される出力と、前記原始画像データ
のうち（Ｍ−Ｎ）ビットないし（Ｍ−Ｎ−Ｌ＋１）ビッ
トで構成されたデータを比べる比較器と、 原始画像データの上位Ｎビットで構成されたデータに所
定数を加算して出力する加算器と、 比較器の出力により、原始画像データの上位Ｎビットで
構成されたデータと、加算器の出力のうちいずれか一つ
を選択してＮビットのディザーされた画像データを出力
する選択器を具備することを特徴とするディザーリング
装置。 - 【請求項６】 前記加算器は、加算してオーバフローが
発生する場合にキャリー信号を送出しており、 前記ディザーリング装置は、このキャリー信号により加
算器の出力をマスクしてＮビットの最大値を出力するマ
スク回路を付加して具備することを特徴とする請求項５
記載のディザーリング装置。 - 【請求項７】 前記マスク回路は、加算器の出力をビッ
ト別にキャリー信号と論理和する論理和ゲートをビット
ライン毎に具備することを特徴とする請求項６記載のデ
ィザーリング装置。 - 【請求項８】 前記加算器で加算される所定数は１であ
ることを特徴とする請求項５記載のディザーリング装
置。 - 【請求項９】 原始画像データをディザーされた画像デ
ータに変換するディザーリング装置において、 前記原始画像データに関連する行アドレスにおける特定
のビットと列アドレスにおける対応するビットを、前記
特定のビット毎に具備した論理素子により論理演算し、
前記原始画像データに対応するディザー行列の各元素を
発生して出力するディザー行列の元素発生器と、 ディザー行列の元素発生器における出力と、前記原始画
像データの下位ビットを比べる比較器と、 前記原始画像データの上位ビットに所定数を加算して出
力する加算器と、 前記比較器の出力により、前記原始画像データの上位ビ
ットと前記加算器の出力のうちいずれか一つを選択して
ディザーされた画像データを出力する選択器を具備する
ことを特徴とするディザーリング装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930022955A KR100258919B1 (ko) | 1993-10-30 | 1993-10-30 | 디더링행렬을 구현하는 디더링회로 및 그 방법 |
| KR93-22955 | 1993-10-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07129763A JPH07129763A (ja) | 1995-05-19 |
| JP2816646B2 true JP2816646B2 (ja) | 1998-10-27 |
Family
ID=19367081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6139881A Expired - Fee Related JP2816646B2 (ja) | 1993-10-30 | 1994-06-22 | ディザー行列の元素発生器及びこれを使用するディザリング装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5495346A (ja) |
| JP (1) | JP2816646B2 (ja) |
| KR (1) | KR100258919B1 (ja) |
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|---|---|---|---|---|
| US6690389B2 (en) | 1995-04-25 | 2004-02-10 | Compaq Computer Corporation | Tone modifying dithering system |
| US5714975A (en) * | 1995-05-31 | 1998-02-03 | Canon Kabushiki Kaisha | Apparatus and method for generating halftoning or dither values |
| US5689588A (en) * | 1996-01-03 | 1997-11-18 | Eastman Kodak Company | Method and apparatus for increasing compressibility of multibit image data with the LSB value determined in the thresholding operation based on pixel position |
| US6795085B1 (en) * | 1997-03-14 | 2004-09-21 | Texas Instruments Incorporated | Contouring reduction in SLM-based display |
| US6034664A (en) * | 1997-06-25 | 2000-03-07 | Sun Microsystems, Inc. | Method and apparatus for pseudo-random noise generation based on variation of intensity and coloration |
| US6559857B2 (en) * | 1997-06-25 | 2003-05-06 | Sun Microsystems, Inc. | Method and apparatus for pseudo-random noise generation based on variation of intensity and coloration |
| US6081252A (en) * | 1997-07-11 | 2000-06-27 | National Semiconductor Corporation | Dispersion-based technique for performing spacial dithering for a digital display system |
| US6175355B1 (en) | 1997-07-11 | 2001-01-16 | National Semiconductor Corporation | Dispersion-based technique for modulating pixels of a digital display panel |
| JP3394693B2 (ja) * | 1997-08-29 | 2003-04-07 | 株式会社沖データ | ディザリング装置 |
| US6424431B1 (en) * | 1998-04-17 | 2002-07-23 | Compaq Computer Corporation | Apparatus for generating one-dimensional dither values |
| DE69937029T9 (de) * | 1998-10-12 | 2008-09-04 | Victor Company of Japan, Ltd., Yokohama | Signalverarbeitungsverfahren und Vorrichtung für Grauskala-Videosignal in einer Matrix-Anzeigevorrichtung |
| US6903732B2 (en) * | 2001-01-15 | 2005-06-07 | Matsushita Electric Industrial Co., Ltd. | Image display device |
| KR100391986B1 (ko) * | 2001-03-28 | 2003-07-22 | 삼성전자주식회사 | 개선된 디더링 및 프레임 레이트 제어를 갖는 엘시디제어기 및 그것의 개선 방법 |
| KR100857524B1 (ko) * | 2002-07-15 | 2008-09-08 | 매그나칩 반도체 유한회사 | 디서링 장치 |
| JP2004078059A (ja) * | 2002-08-22 | 2004-03-11 | Rohm Co Ltd | 表示装置 |
| US6921172B2 (en) * | 2003-07-02 | 2005-07-26 | Hewlett-Packard Development Company, L.P. | System and method for increasing projector amplitude resolution and correcting luminance non-uniformity |
| EP1531614B1 (fr) | 2003-11-14 | 2013-07-10 | STMicroelectronics S.A. | Procédé de traitement d'une image destinée à être affichée avec une réduction du nombre de couleurs |
| ATE374502T1 (de) * | 2004-02-18 | 2007-10-15 | St Microelectronics Srl | Verfahren zur digitalen bildverarbeitung mittels geordnetem dithering |
| US7869094B2 (en) * | 2005-01-07 | 2011-01-11 | Mitcham Global Investments Ltd. | Selective dithering |
| US7098801B1 (en) | 2005-06-28 | 2006-08-29 | Seagate Technology Llc | Using bitmasks to provide visual indication of operational activity |
| CN101667380B (zh) * | 2008-09-04 | 2012-08-08 | 旭曜科技股份有限公司 | 共用同一递色演算表的方法及使用其的显示面板驱动方法 |
| KR20170037774A (ko) * | 2015-09-25 | 2017-04-05 | 삼성디스플레이 주식회사 | 데이터 구동 회로 및 이를 포함하는 표시 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3739082A (en) * | 1972-02-29 | 1973-06-12 | Us Army | Ordered dither system |
| US3959583A (en) * | 1975-01-21 | 1976-05-25 | Bell Telephone Laboratories, Incorporated | Animated dithered display systems |
| US3925609A (en) * | 1975-01-21 | 1975-12-09 | Bell Telephone Labor Inc | Animated display systems with dither threshold hysteresis band |
| US3967052A (en) * | 1975-07-17 | 1976-06-29 | Bell Telephone Laboratories, Incorporated | Image transmission method and apparatus |
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| JPH02301369A (ja) * | 1989-05-16 | 1990-12-13 | Fuji Xerox Co Ltd | 画像データ処理方式 |
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1993
- 1993-10-30 KR KR1019930022955A patent/KR100258919B1/ko not_active IP Right Cessation
-
1994
- 1994-06-22 JP JP6139881A patent/JP2816646B2/ja not_active Expired - Fee Related
- 1994-07-07 US US08/271,631 patent/US5495346A/en not_active Expired - Fee Related
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| JPH07129763A (ja) | 1995-05-19 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |