JP2812731B2

JP2812731B2 - ビデオディスプレイ装置

Info

Publication number: JP2812731B2
Application number: JP1217225A
Authority: JP
Inventors: 俊之栗田; 映一山崎; 直鈴木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-08-25
Filing date: 1989-08-25
Publication date: 1998-10-22
Anticipated expiration: 2013-10-22
Also published as: JPH0382284A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、或る映像信号によって、表示画面に、該表
示画面のアスペクト比（横縦比）とは異なるアスペクト
比の画像を表示することが可能なビデオディスプレイ装
置に関するものである。

〔従来の技術〕

従来のビデオディスプレイ装置について、ビデオディ
スプレイ装置の１種であるテレビジョン受信機を例とし
て、以下、説明する。

通常のテレビジョン受信機では、画面のアスペクト比
（横縦比＝横：縦）が4:3で、螢光面もほぼこの寸法比
のものが使用されている。これに対し、ハイビジョン放
送と呼ばれる高品位テレビジョン方式では、この比率を
16:9とするものが提案されている。当然、受信機として
も、このような16:9の横長画面を持ったテレビジョン受
信機が必要とされるが、この場合、受信する画像はアス
ペクト比が16:9のハイビジョン画像ばかりでなく、通常
のテレビジョン画像（アスペクト比4:3）の表示も行う
必要が出てくる。

このようにアスペクト比16:9の画面を持ったテレビジ
ョン受信機の蛍光面に、アスペクト比が4:3の画像を表
示させると、本来、画像が持っているアスペクト比が損
なわれ、画像が横長に歪んで表示されてしまう。そこ
で、入力される画像を予め水平方向に3/4倍に圧縮して
おくことにより、アスペクト比16:9の画面に表示される
際に、その画像が水平方向に4/3倍に伸長されることに
よって、画像は元のアスペクト比に戻り、歪みのない正
しい画像を表示することができる。

しかし、この時、画像の上下の端部をアスペクト比1
6:9の画面の端部に合わせるように表示した場合、第14
図（ａ），（ｂ）に示すように、画面の両端または片側
に画像が表示されない余白部分が生じてしまい、これに
より画面全体の不自然さ、見苦しさを視聴者に感じさせ
てしまう。

そこで、この問題に対し、従来では、例えば、特開昭
63−26173号公報に開示されているように、上記した画
像の表示されない余白部分には任意の単色を映出すこと
により、画面全体の不自然さ，見苦しさを軽減させてい
た。

〔発明が解決しようとする問題点〕

上記した様に、従来では、アスペクト比16:9の画面に
アスペクト比4:3の通常のテレビジョン画像を表示する
場合に、画像が表示されない余白部分（無画像領域）に
単色を映出することにより、画面全体の不自然さ，見苦
しさを軽減させていた。

しかしながら、このような状態で長時間使用すると、
画面における画像表示部分の蛍光体が、無画像部分の蛍
光体に比較して、より劣化したり、あるいは画像表示部
分のパネルガラスが、無画像部分のパネルガラスに比較
して、より変色（ブラウニング）したりして、画面水平
方向において、画像表示部分と無画像部分とで不均一な
輝度変化が起こり、その後、アスペクト比16:9のハイビ
ジョン画像を表示させるために画面全体を使用した場合
（無画像部分が発生しない）に、同じ画像中に輝度むら
が生じることになる。特に、この輝度むらは、アスペク
ト比4:3の画像の端部とその余白部分（無画像領域）と
の境界線上で段差がつくため非常に目立ちやすく、画面
全体にハイビション画像を表示する場合に著しく画像品
位を劣化させていた。

本発明の目的は、上記した従来技術の問題点を解決
し、画面に、画面のアスペクト比とは異なるアスペクト
比の画像を長時間表示したとしても、画面における画像
表示部分の蛍光体の劣化、あるいは画像表示部分のパネ
ルガラスの変色（ブラウニング）が、無画像部分のそれ
と均一になり、その後、画面のアスペクト比と同じアス
ペクト比の画像を表示した場合（無画像部分が存在しな
い）に、画面水平方向の不均一な輝度むらを発生しない
ですむビデオディスプレイ装置を提供することにある。

〔課題を解決するための手段〕

上記した目的を達成するために、本発明では、表示画
面のアスペクト比とは異なる第１のアスペクト比をもつ
第１の画像と、該第１のアスペクト比とは異なり、かつ
前記表示画面のアスペクト比と等しい第２のアスペクト
比をもつ第２の画像の、いずれかを選択的に表示画面に
表示することが可能なビデオディスプレイ装置におい
て、前記表示画面に前記第１の画像を表示した場合に、該
第１の画像のアスペクト比と前記表示画面のアスペクト
比との相違に起因して該表示画面に発生する無画像領域
に、その時点で表示されている第１の画像に関連した内
容の画像を表示させる関連画像表示手段を備えた。

また、その際、表示画面の一部を隠蔽する隠蔽手段を
設けるようにした。

〔作用〕

前記関連画像表示手段を備えたことにより、表示画面
における画像表示用蛍光体の画像表示に伴う劣化の程
度、或いは表示画面におけるパネルガラスの画像表示に
伴う変色の程度、が無画像領域の発生に起因して、画面
全体で均一でなくなる点を改善する。従って表示画面に
該表示画面のアスペクト比と同じアスペクト比の画像を
表示（無画像領域が発生しない）しても、輝度むらを発
生することがなく、画像の品位が損なわれることがな
い。

一方、前記隠蔽手段は、表示画面の無画像領域に表示
される関連画像を隠蔽するので、関連画像の表示が目障
りであるという場合には、画像全体を見やすくすること
ができる。

〔実施例〕

以下、本発明の第１の実施例を第１図により説明す
る。

第１図は本発明の第１の実施例を示すブロック図であ
る。

第１図において、101は倍速に変換された水平同期信
号、102はタイミング発生回路、103は32/3f_sc（f_scは色
副搬送波周波数）の圧縮用のクロック、104は8f_scの倍
速用のクロック、105は後述するメモリ回路116,117の読
み書きモードを制御するメモリ制御信号、106は読み出
し開始を示すリードリセット信号、107は書き込み開始
を示すライトリセット信号である。また、108は後述す
る読み出しアドレス125を発生させるアドレス発生回
路、109は後述する書き込みアドレス127を発生させるア
ドレス発生回路であり、両者共、例えば、カウンタ回路
により構成される。また、110はアドレス変換回路、11
1,112は入力されるアドレスを切り換えて出力するマル
チプレクサ、113は倍速に変換された画像データとして
の入力データ、114,115はイネーブル期間入力されたデ
ータを出力し、ディスエイブル期間ハイインピーダンス
状態となるバッファ回路、116,117はメモリ回路、118,1
19はインバータ回路、120,121はイネーブル期間入力さ
れたデータを出力し、ディスエイブル期間ハイインピー
ダンス状態となるバッファ回路、122はラッチ回路、123
は出力信号、124は陰極線管（CRT）、125は読み出しア
ドレス、126は変換読み出しアドレス、127は書き込みア
ドレス、128は出力データである。

では、第１図の動作について、まず、その概略を説明
する。

本実施例における基本的な動作は、CRT124の表示画面
と入力画像との互いのアスペクト比の違いにより生ずる
余白部分に、入力画像の一部の画像を映出することによ
って、余白部分への画像の補間を行い、画面全体にわた
り蛍光体の劣化やパネルガラスの変色が一様になるよう
にするという事である。

この余白部分に映出すべき画像の例を第２図に示す。
第２図はアスペクト比16:9のCRT124の画面に、アスペク
ト比4:3（12:9）のNTSC信号による映像を映出した場合
の例である。

第２図において、A,Bはそれぞれアスペクト比4:3の画
像を映出した時の左右の境界を示す。

第２図（ａ）は境界A,Bに対し鏡対称の画像を余白部
分に映出した例である。第２図（ｂ）は余白部分の画像
として、入力された画像情報をもう一度境界Ｂのポイン
トより与えた例である。また、第２図（ｃ）は余白部分
の画像として、入力された画像情報の中で最も境界Ｂに
近い画像情報をそのまま水平方向に与えた例である。

以上のようにすると、これらのどの場合でも、余白部
分には入力画像情報が与えられているので、平均的に見
れば蛍光体の劣化やパネルガラスの変色は画面全体で一
様になる。特に、第２図（ａ）のように鏡対称にすれ
ば、境界A,Bにおいて画像が連続になるので境界部が分
かりにくくなり、より好ましい。

では、第１図の動作について第２図（ａ）に示す画像
を映出する場合を例として、より具体的に説明する。

なお、説明の便宜上、入力信号は倍速に変換されたNT
SC信号であるものとする。従って、このNTSC信号より得
られた水平同期信号101も入力データ113も、それぞれ、
前述の如く、倍速に変換されたものとなる。

また、NTSC信号を倍速変換する方法としては種々のも
のがあり、例えば、その概提案例としては、特開昭61−
63171号公報等があげられるが、本発明には直接関係し
ないので、その説明は省略する。

水平同期信号101は上記の如く、倍速（ｆ＝31.5kHz）
の同期信号であり、タイミング発生回路102の基準同期
を与える。これによりタイミング発生回路102は、アド
レス発生回路108,109の初期タイミングを決めるリセッ
ト信号106,107をそれぞれ出力するとともに、メモリ回
路116,117の読み書きモードを制御するメモリ制御信号1
05を出力する。

ところで、アドレス発生回路108は読み出しアドレス1
25を発生し、アドレス発生回路109は書き込みアドレス1
27を発生する。アドレス発生回路108の出力である読み
出しアドレス125はアドレス変換回路110により変換され
て、実際の読み出しアドレスとなる変換読み出しアドレ
ス126になる。

そして、このアドレス変換回路110の出力である変換
読み出しアドレス126とアドレス発生回路109の出力であ
る書き込みアドレス127とを、メモリ制御信号105にてマ
ルチプレクサ111,112を制御することにより、切り換え
てメモリ回路116,117に出力する。

即ち、メモリ回路116が書き込みモードの時は、マル
チプレクサ111は書き込みアドレス127をメモリ回路116
に供給し、バッファ回路114は入力データ113を通過させ
メモリ回路116に供給するよう動作する。また、バッフ
ァ回路120の出力はハイインピーダンスに保たれる。

一方、メモリ回路116が書き込みモードの時、メモリ
回路117は、反対に読み出しモードに切り換えられてお
り、マルチプレクサ112は変換読み出しアドレス126をメ
モリ回路117に供給し、バッファ回路115の出力はハイイ
ンピーダンスとなっている。また、バッファ回路121は
メモリ回路117からの読み出しデータを通過させ、出力
データ128としてラッチ回路122に供給する。そして出力
データ128はラッチ回路122により保持され、出力信号12
3となる。

これらの各信号のタイミングを第３図に示す。

なお、第３図において、各信号を示す番号は第１図の
それと対応している。また、リードリセット信号106の
上の「Ａ」は第２図（ａ）の境界Ａと対応するタイミン
グである。

メモリ回路116,117の読み出しと書き込みのモードは
倍速の1H（Ｈは水平走査周期）毎に切り換えられ、常に
お互いに反対のモードになっている。

ここで、書き込みアドレス発生用のクロック104は8f
_scであり、また、読み出しアドレス発生用のクロック10
3はクロック104の4/3倍の32/3f_scである。そうすると、
読み出し速度は、書き込み速度の4/3倍であるから、入
力データ113として送られてきた画像は水平方向に3/4倍
に圧縮されることになる。

この圧縮により画面のうち、1/4が情報がなくなるこ
とになるが、この余白部分において、変換読み出しアド
レス126として、第３図に示すように、リードリセット
信号106のタイミングＡに対称となるアドレスをメモリ
回路116,117に供給すれば、これに従って出力データ128
もリードリセット信号106のタイミングＡに対称に読み
出される。

なお、ここで、変換読み出しアドレス126として、第
３図に示すようなアドレスを得るためには、アドレス変
換回路110において、次のような変換をすればよい。即
ち、アドレス発生回路108において、倍速の1Hの間に、
読み出しアドレス125としてA₀〜A₁₂₁₂のアドレスを出力
させ、それに対し、アドレス変換回路110では、そのア
ドレスのうち、A₀〜A₉₀₉を入力している間は、そのまま
変換せずにA₀〜A₉₀₉を出力させ、A₉₁₀〜A₁₂₁₂を入力し
ている間は、A₉₁₀はA₉₀₈に、A₉₁₁はA₉₀₇に、……、A
₁₂₁₁はA₁に、A₁₂₁₂はA₀に、それぞれ変換して出力させ
るのである。

以上のようにして得られた出力信号123をアスペクト
比16:9のCRT124の画面に映出すれば、第２図（ａ）に示
したように、アスペクト比4:3のNTSC信号の画像が中央
に、そして左右の余白部分に入力画像が境界A,Bに対し
て折り返して見ることができる。

では、ここで、アドレス変換回路110の構成について
詳しく説明する。

第４図は第１図のアドレス変換回路110の一具体例を
示すブロック図である。

アドレス変換回路110は、第４図に示すように、例え
ば、読み出し専用メモリ（ROM）502で構成され、その読
み出し専用メモリ502のアドレス入力は第１図のアドレ
ス発生回路108の出力に、データ出力はマルチプレクサ1
11,112の入力にそれぞれ接続される。そして、第１図の
読み出しアドレス125を読み出し専用メモリ502のアドレ
ス信号501として、出力データ503を第１図の変換読み出
しアドレス126としてそれぞれ用いる。

この読み出し専用メモリ502のアドレス信号501のビッ
ト数を８ビットに、また、出力データ503のビット数を
８ビットにそれぞれ選んでおくと、入力８ビットから出
力８ビットのアドレス変換が実現できる。

次に、第２図（ｂ）に示す画像を映出する場合につい
て第５図を用いて説明する。

第５図は第１図における要部信号のタイミングの他の
例を示すタイミング図である。

なお、第５図において、各信号を示す番号は第１図の
それと対応している。また、リードリセット信号106の
上の「Ａ」，「Ｂ」はそれぞれ第２図（ｂ）の境界A,B
の対応するタイミングである。また、リードリセット信
号106中の破線については、後述の第７図の実施例にて
説明する。

さて、この場合の動作は、第２図（ａ）に示す画像を
映出する場合の動作とほとんど同じであり、ただ、変換
読み出しアドレス126の内容が異なるだけである。

即ち、変換読み出しアドレス126として、第５図に示
すように、A₀からA₉₀₉まで変化させた後は、元に戻って
再びA₀から順次増加させる。こうすることにより、第５
図に示すような出力データ128が得られる。

ここで、変換読み出しアドレス126として、第５図に
示すようなアドレスを得るためには、アドレス変換回路
110において、次のような変換をすればよい。即ち、ア
ドレス発生回路108において、倍速の1Hの間に、読み出
しアドレス125としてA₀〜A₁₂₁₂のアドレスを出力させ、
それに対し、アドレス変換回路110では、そのアドレス
のうち、A₀〜A₉₀₉を入力している間は、そのまま変換せ
ずにA₀〜A₉₀₉を出力させ、A₉₁₀〜A₁₂₁₂を入力している
間は、A₉₁₀はA₀に、A₉₁₁はA₁に、……、A₁₂₁₁はA
₃₀₁に、A₁₂₁₂はA₃₀₂に、それぞれ変換して出力させるの
である。

以上の様にして、アスペクト比16:9のCRT124の画面に
第２図（ｂ）に示したような画像を映出することができ
る。

次に、第２図（ｃ）に示す画像を映出する場合につい
て第６図を用いて説明する。

第６図は第１図における要部信号のタイミングの別の
例を示すタイミング図である。

なお、第６図において、各信号を示す番号は第１図の
それと対応している。また、リードリセット折信号106
の上の「Ａ」は第２図（ｃ）の境界Ａと対応するタイミ
ングである。

この場合の動作も、第２図（ａ）に示す画像を映出す
る場合の動作とほとんど同じであり、ただ、変換読み出
しアドレス126の内容が異なるだけである。

即ち、変換読み出しアドレス126として、第６図に示
すように、A₀からA₉₀₉まで変化させた後は、A₉₀₉のまま
変化させないようにする。こうすることより、第６図に
示すような出力データ128が得られる。

ここで、変換読み出しアドレス126として、第６図に
示すようなアドレスを得るためには、アドレス変換回路
110において、次のような変換をすれいばよい。即ち、
アドレス発生回路108において、倍速の1Hの間に、読み
出しアドレス125としてA₀〜A₁₂₁₂のアドレスを出力さ
せ、それに対し、アドレス変換回路110では、そのアド
レスのうち、A₀〜A₉₀₉を入力している間は、そのまま変
換せずにA₀〜A₉₀₉を出力させ、A₉₁₀〜A₁₂₁₂を入力して
いる間は、すべてA₉₀₉に変換して出力させるのである。

以上の様にして、アスペクト比16:9のCRT124の画面に
第２図（ｃ）に示したような画像を映出することができ
る。

なお、第２図（ｃ）に示す画像を映出する場合は、ア
ドレス変換回路110を用いなくとも、第６図に示すよう
な出力データ128を得ることができる。即ち、アドレス
発生回路108から読み出しアドレス125としてA₀〜A₉₀₉を
出力させた後、次のリードリセット信号106が入力され
るまでの間、クロック103を第６図に破線で示す如くロ
ーレベルにすることより、アドレス発生回路108のアド
レス発生動作を停止させる。すると、最後のデータであ
るD₉₀₉が保持され、その結果、第６図に示すような出力
データ128が得られる。

以上、第１図の実施例について説明した。

次に、本発明の第２の実施例を第７図により説明す
る。

第７図は本発明の第２の実施例を示すブロック図であ
る。

第７図において、第１図と同様のものについては同様
の符号を付した。その他、701はタイミング発生回路、7
02はマルチポートメモリ、703は読み出し開始を示すリ
ードリセット信号、704は書き込み開始を示すライトリ
セット信号、である。

前述した第１図の実施例では、２つのメモリ回路116,
117を使用していたが、本実施例では、メモリ回路116,1
17に代えてマルチポートメモリ702を使用するようにし
た。

マルチポートメモリは、一般に書き込みと読み出しが
同時行える記憶装置であり、そのままメモリ回路116,11
7の代用が可能である。

第８図は第７図のマルチポートメモリの構成を示すブ
ロック図である。

第８図において、第７図と同様のものについては同様
の符号を付した。その他、705は書き込みアドレス発生
部、706はメモリ部、707は読み出しアドレス発生部、で
ある。

本実施例では、CRT124の画面に第２図（ｂ）または
（ｃ）に示す画像を映出することができる。

即ち、第２図（ｂ）に示す画像を映出する場合は、マ
ルチポートメモリ702に、クロック103,104、入力データ
113として、第５図に示したクロック103,104、入力デー
タ113を与えると共に、ライトリセット信号704としては
第５図に示したライトリセット信号107を、リードリセ
ット信号703としては第５図に破線にて示したリードリ
セット106を、それぞれ与える。

この様に信号を与えることにより、書き込みアドレス
発生部705,読み出しアドレス発生部707において、自動
的に第５図に示したような書き込みアドレス127、読み
出しアドレス126が発生され、メモリ部706に入力され
る。

この結果、メモリ部706からは第５図に示したような
出力データ128が出力され、出力信号123として、CRT124
に入力される。そして、アスペクト比16:9のCRT124の画
面には、第２図（ｂ）に示したような画像が映出され
る。

また、第２図（ｃ）に示す画像を映出する場合は、マ
ルチポートメモリ702に、クロック104、入力データ113
として、第６図に示したクロック104、入力データ113を
与えると共に、クロック103としては第６図に破線にて
示したクロック103を、ライトリセット信号704としては
第６図に示したライトリセット信号107を、リードリセ
ット信号703としては第６図に示したリードリセット106
を、それぞれ与える。

この様に信号を与えることにより、書き込みアドレス
発生部705,読み出しアドレス発生部707において、自動
的に第６図に示したような書き込みアドレス127、読み
出しアドレス126が発生され、メモリ部706に入力され
る。

この結果、メモリ部706からは第６図に示したような
出力データ128が出力され、出力信号123として、CRT124
に入力される。そして、アスペクト比16:9のCRT124の画
面には、第２図（ｃ）に示したような画像が映出され
る。

以上、第７図の実施例について説明した。

次に、本発明の第３の実施例を第９図により説明す
る。

第９図は本発明の第３の実施例を示すブロック図であ
る。

第９図において、第１図及び第７図と同様のものにつ
いては同様の符号を付した。その他、901は垂直同期信
号、902はアドレス発生回路、903は水平リセット信号、
904は垂直リセット信号、905は水平アドレス、906は垂
直アドレス、907はフレームメモリ、908はスイッチ、90
9はフレームメモリ907の出力データ、910はマルチポー
トメモリ702の出力データ、911は切り換えパルス、912
はタイミング発生回路、である。

では、第９図の動作について、まず、その概略を説明
する。

本発明では、アスペクト比の違いにより生ずる余白部
分に、入力画像にほぼ近い画像が映出されていれば良い
ので、その余白部分に入力画像を拡大または縮小した画
像を映出しても同様の効果が得られる。

その様な画像の例を第10図（ａ），（ｂ）に示す。

第10図（ａ）は入力画像の破線で囲まれた部分を余白
部分に拡大して映出した例であり、また、第10図（ｂ）
は入力映像を余白部分に縮小して映出した例である。

なお、第10図（ｂ）において、３つの縮小画像は全く
入力画像と等しい画像であってもよいし、画面の上から
下へ、少しずつ時間をずらしてサイクリックに映出され
るストロボ表示のような画像であってもよい。即ち、余
白部分へ映出される画像は、常に入力映像と時間的に等
しい画像である必要はなく、このように多少時間のずれ
た画像であっても、その効果はほとんど同じであり、長
期的に見れば、全面的に同様な画像が映出されたことに
なる。その他、これら縮小画像を一時静止させるように
しても、動画に戻す機能さえつけてあれば、本発明の効
果を得る上でなんら差し支えがない。

では、第９図の動作について、第10図（ａ）に示す画
像を映出する場合を例として、より具体的に説明する。

なお、マルチポートメモリ702の動作は、前述の第７
図の実施例と同様であるので、その説明は省略する。

タイミング発生回路912は、水平同期信号101と垂直同
期信号901を入力し、それらの信号を基にして、アドレ
ス発生回路902に水平リセット信号903と垂直リセット信
号904を出力し、マルチポートメモリ702にリードリセッ
ト信号703とライトリセット信号704を出力し、スイッチ
908に切り換えパルス911を出力する。

アドレス発生回路902は、水平リセット信号903及び垂
直リセット信号904により初期化される。そして、フレ
ームメモリ907に入力データ113を書き込む際には、1/
（8f_sc）毎に変化する水平アドレスと1H毎に変化する垂
直アドレスとをそれぞれ発生させ、フレームメモリ907
に供給する。

また、フレームメモリ907より出力データ909を読み出
す際には、1/（4f_sc）〔＝2/（8f_sc）〕枚に変化する水
平アドレスと2H毎に変化する垂直アドレスとをそれぞれ
発生させ、フレームメモリ907に供給する。すると、フ
レームメモリ907の出力データ909としては、入力データ
113による入力画像の一部を垂直・水平方向共２倍に拡
大した画像のデータが得られる。

スイッチ911は、フレームメモリ907の出力データ909
とマルチポートメモリ702の出力データ910とを、切り換
えパルス911によって、第10図（ｃ）に示す如く、余白
部分（図では斜線部分）に出力データ909による拡大画
像が映出されるように、切り換え、出力信号123としてC
RT124に送出する。

この結果、16:9のCRT124の画面には、第10図（ａ）に
示すような画像を映出させることができる。

次に、第10図（ｂ）に示す画像を映出する場合につい
て説明する。

アドレス発生回路902は、水平映リセット信号903及び
垂直リセット信号904により初期化される。そして、フ
レームメモリ907に入力データ113を書き込む際には、3/
（8f_sc）毎に変化する水平アドレスと3H毎に変化する垂
直アドレスとをそれぞれ発生させ、フレームメモリ907
に供給する。すると、フレームメモリ907には、入力デ
ータ113による入力画像を垂直・水平方向共1/3倍に縮小
した画像のデータが書き込まれる。

この際、フレームメモリ907の或る領域に１枚目の縮
小した画像のデータを書き終えたら、所定時間経過後、
フレームメモリ907の別の領域に２枚目の縮小した画像
のデータを書き込む。そして、それを書き終えたら、所
定時間経過後、フレームメモリ907のさらに別の領域に
３枚目の縮小した画像のデータを書き込む。そして、そ
れを書き終えたら、所定時間経過後、フレームメモリ90
7の、１枚目の縮小した画像のデータを書き込んだのと
同じ領域に、次の縮小した画像のデータを重ねて書き込
む。このように、フレームメモリ907内の３つの領域を
サイクリックに使用して、時間的に異なる３枚の縮小し
た画像（即ち、時間的に間引きした３枚の縮小画像）の
データの書き込みを行う。

そして、フレームメモリ907より出力データ909を読み
出す際には、1/（8f_sc）毎に変化する水平アドレスと1H
毎に変化する垂直アドレスとをそれぞれ発生させ、フレ
ームメモリ907に供給する。すると、フレームメモリ907
の出力データ909としては、前述の３枚の縮小した画像
のデータが得られる。

その後、フレームメモリ907の出力データ909とマルチ
ポートメモリ702の出力データ910とが、スイッチ908に
おいて切り換えられ、出力信号123としてCRT124に送出
されることにより、16:9のCRT124の画面に、第10図
（ｂ）に示すような画像を映出させることができる。

なお、フレームメモリ907にデータを書き込む際に、
入力画像を縮小せず、入力画像のデータ（即ち、入力デ
ータ113）をそのまま書き込むと共に、１枚の入力画像
のデータを書き終えたら、所定時間経過後、次の１枚の
入力画像のデータを、フレームメモリ907の、先の１枚
の入力画像のデータを書き込んだのと同じ領域に重ねて
書き込むようにして、時間的に異なる入力画像（即ち、
時間的に間引きした入力画像）のデータの書き込みを行
うようにすれば、CRT124の画面において、余白部分には
入力画像をストロボ表示にて映出することができる。

また、同様の書き込みを前述の拡大画像を映出する場
合に適用すれば、CRT124の画面において、余白部分には
入力画像の拡大した画像をストロボ表示にて映出するこ
とができる。

以上、第９図の実施例について説明した。

なお、以上の各実施例では、入力信号が倍速に変換さ
れたNTSC信号であるものとして説明したが、入力信号が
倍速に変換されない標準速のNTSC信号であっても、本発
明が適用可能であることは言うまでもない。

以上の各実施例により、表示画面と入力画像との互い
のアスペクト比の違いにより生ずる余白部分への画像の
補間について説明した。これらいずれの実施例によって
も、前述した表示画面における螢光体の劣化やパネルガ
ラスの変色の部分的な差異に起因する輝度むらを生じる
ことはない。

しかし、表示画面においては、本来映出されるべき入
力画像の他に、同じような画像がその入力画像のサイド
に付加されて映出されるため、場合によっては、画像全
体の印象が変わり、見にくくなる可能性がある。

そこで、その問題を解決した実施例について、以下、
説明する。

第11図（ａ）は本発明の第４の実施例を示す正面図、
第11図（ｂ）はアスペクト比4:3の画像を映出する際の
第11図（ａ）の実施例の断面を示す断面図、第11図
（ｃ）はアスペクト比16:9の画像を映出する際の第11図
（ａ）の実施例の断面を示す断面図、である。

本実施例において、ビデオディスプレイ装置１の画面
の左右端部には、遮蔽体２が設けられている。この遮蔽
体２は、ビデオディスプレイ装置１の上下端部に取り付
けられたガイドレール３により移動方向が定められてお
り、ビデオディプレイ装置１内部に設けられた上下方向
に中心軸を持つ回転体４によって移動される。

そして、アスペクト比4:3の画像を映出する際には、
遮蔽体２を画面の左右端部より中央の方に向かって移動
させ、第11図（ｂ）に示す様に、遮蔽体２によって、入
力画像の両サイドに付加される画像の隠蔽して、画像全
体を見やすくし、アスペクト比16:9の画像を映出する際
には、遮蔽体２を画面の左右端部に向かって移動させ、
第11図（ｃ）に示す様に、遮蔽体２によって隠蔽せず
に、画面全体を見せるようにする。

第12図（ａ）は本発明の第５の実施例を示す正面図、
第12図（ｂ）はアスペクト比4:3の画像を映出する際の
第12図（ａ）の実施例の断面を示す断面図、第12図
（ｃ）はアスペクト比16:9の画像を映出する際の第12図
（ａ）の実施例の断面を示す断面図、である。

本実施例において、ビデオディスプレイ装置１の画面
の左右端部には、カーテン５が設けられている。このカ
ーテン５は、ビデオディプレイ装置１の上下端部に取り
付けられたガイドレール３により移動方向が定められて
いる。

そして、アスペクト比4:3の画像を映出する際には、
カーテン５を画面の左右端部より中央の方に向かって移
動させ、第12図（ｂ）に示す様に、カーテン５をひくこ
とによって、入力画像の両サイドに付加される画像を隠
蔽して、画像全体を見やすくし、アスペクト比16:9の画
像を映出する際には、カーテン５を画面の左右端部に向
かって移動させ、第12図（ｃ）に示す様に、カーテン５
を閉じないで、画面全体を見せるようにする。

第13図（ａ）は本発明の第６の実施例を示す正面図、
第13図（ｂ）はアスペクト比4:3の画像を映出する際の
第13図（ａ）の実施例の断面を示す断面図、第13図
（ｃ）はアスペクト比16:9の画像を映出する際の第13図
（ａ）の実施例の断面を示す断面図、である。

本実施例において、ビデオディスプレイ装置１の画面
の左右端部には、扉６が設けられている。この扉６は、
ビデオディプレイ装置１の左右端部に設けられ、上下方
向に延びた回動軸７を中心に回動する。

そして、アスペクト比4:3の画像を映出する際には、
扉６を内側に向かって回動させ、第13図（ｂ）に示す様
に、扉６を閉じることによって、入力画像の両サイドに
付加される画像を隠蔽して、画像全体を見やすくし、ア
スペクト比16:9の画像を映出する際には、扉６を外側に
向かって回動させ、第13図（ｃ）に示す様に、扉を開け
て、画面全体を見せるようにする。

〔発明の効果〕

以上説明したように、本発明によれば、画像のアスペ
クト比とは異なるアスペクト比の画像を入力して、画面
に表示する場合、画面と画像とのアスペクト比の違いに
より生ずる画面の余白部分（無画像領域）の蛍光体に、
入力の画像と関連した画像を表示することにより、長時
間表示したとしても、画面における画像表示部分の蛍光
体の劣化、あるいは画像表示部分のパネルガラスの変色
（ブラウニング）が、無画像部分（余白部分）のそれと
均一になるので、その後、画面に、画面のアスペクト比
と同じアスペクト比の画像を表示しても、同じ画像中に
輝度むらが生じることがなく、画像の品位が損なわれる
ことがない。また上述のようにして画面に関連画像を表
示した場合、その関連画像の表示が目障りであるという
場合には、その部分を隠蔽手段によって隠蔽することが
できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図（ａ），（ｂ），（ｃ）はそれぞれ第１図の実施例に
おいて画面の余白部分に映出すべき画像の例を示す説明
図、第３図は第１図における要部信号のタイミングの一
例を示すタイミング図、第４図は第１図のアドレス変換
回路の一具体例を示すブロック図、第５図は第１図にお
ける要部信号のタイミングの他の例を示すタイミング
図、第６図は第１図における要部信号のタイミングの別
の例を示すタイミング図、第７図は本発明の第２の実施
例を示すブロック図、第８図は第７図のマルチポートメ
モリの構成を示すブロック図、第９図は本発明の第３の
実施例を示すブロック図、第10図（ａ），（ｂ）はそれ
ぞれ第９図の実施例において画面の余白部分に映出すべ
き画像の例を示す説明図、第10図（ｃ）は第９図のスイ
ッチの動作を説明するための説明図、第11図（ａ）は本
発明の第４の実施例を示す正面図、第11図（ｂ）はアス
ペクト比4:3の画像を映出する際の第11図（ａ）の実施
例の断面を示す断面図、第11図（ｃ）はアスペクト比1
6:9の画像を映出する際の第11図（ａ）の実施例の断面
を示す断面図、第12図（ａ）は本発明の第５の実施例を
示す正面図、第12図（ｂ）はアスペクト比4:3の画像を
映出する際の第12図（ａ）の実施例の断面を示す断面
図、第12図（ｃ）はアスペクト比16:9の画像を映出する
際の第12図（ａ）の実施例の断面を示す断面図、第13図
（ａ）は本発明の第６の実施例を示す正面図、第13図
（ｂ）はアスペクト比4:3の画像を映出する際の第13図
（ａ）の実施例の断面を示す断面図、第13図（ｃ）はア
スペクト比16:9の画像を映出する際の第13図（ａ）の実
施例の断面を示す断面図、第14図（ａ），（ｂ）はそれ
ぞれ従来においてアスペクト比16:9の画面にアスペクト
比4:3の画像を表示した様子を示す説明図、である。符号の説明 101……水平同期信号、102……タイミング発生回路、10
3,104……クロック、105……メモリ制御信号、106……
リードリセット信号、107……ライトリセット信号、10
8,109……アドレス発生回路、110……アドレス変換回
路、111,112……マルチプレクサ、113……入力データ、
114,115,120,121……バッファ回路、116,117……メモリ
回路、118,119……インバータ回路、122……ラッチ回
路、123……出力信号、124……CRT、125……読み出しア
ドレス、126……変換読み出しアドレス、127……書き込
みアドレス、128……出力データ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者鈴木直神奈川県横浜市戸塚区吉田町292番地日立ビデオエンジニアリング株式会社内 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04N 5/46

Claims

(57)【特許請求の範囲】

【請求項１】表示画面のアスペクト比とは異なる第１の
アスペクト比をもつ第１の画像と、該第１のアスペクト
比とは異なり、かつ前記表示画面のアスペクト比と等し
い第２のアスペクト比をもつ第２の画像の、いずれかを
選択的に表示画面に表示することが可能なビデオディス
プレイ装置において、前記表示画面に前記第１の画像を表示した場合に、該第
１の画像のアスペクト比と前記表示画面のアスペクト比
との相違に起因して該表示画面に発生する無画像領域
に、その時点で表示されている第１の画像に関連した内
容の画像を表示させる関連画像表示手段を備えたことを
特徴とするビデオディスプレイ装置。
【請求項２】請求項１に記載のビデオディスプレイ装置
において、前記関連画像表示手段は、その時点で表示さ
れている画像の一部を拡大して表示させる手段から成る
ことを特徴とするビデオディスプレイ装置。
【請求項３】請求項１に記載のビデオディスプレイ装置
において、前記関連画像表示手段は、その時点で表示さ
れている画像を縮小して表示させる手段から成ることを
特徴とするビデオディスプレイ装置。
【請求項４】請求項１に記載のビデオディスプレイ装置
において、前記関連画像表示手段は、その時点で表示さ
れている画像より過去に表示された画像を含む画像を表
示させる手段から成ることを特徴とするビデオディスプ
レイ装置。
【請求項５】請求項１に記載のビデオディスプレイ装置
において、前記関連画像表示手段は、その時点で表示さ
れている画像より過去の、時点を異にした複数の表示画
像の繰り返しを表示させる手段から成ることを特徴とす
るビデオディスプレイ装置。
【請求項６】請求項１に記載のビデオディスプレイ装置
において、前記関連画像表示手段は、メモリ手段と、読
み出しアドレスを発生する読み出しアドレス発生手段
と、書き込みアドレスを発生する書き込みアドレス発生
手段と、前記読み出しアドレスを変換して、変換読み出
しアドレスとして出力する読み出しアドレス変換手段
と、前記書き込みアドレスにしたがって、その時点で表
示されている画像の映像信号を前記メモリ手段に書き込
み、書き込まれた該映像信号を前記変換読み出しアドレ
スにしたがって前記メモリ手段より読み出す書き込み読
み出し制御手段と、を具備して成ることを特徴とするビ
デオディスプレイ装置。
【請求項７】請求項６に記載のビデオディスプレイ装置
において、前記読み出しアドレス変換手段は、読み出し
専用メモリから成ることを特徴とするビデオディスプレ
イ装置。
【請求項８】請求項１に記載のビデオディスプレイ装置
において、前記関連画像表示手段は、読み出しアドレス
を発生する読み出しアドレス発生手段と、書き込みアド
レスを発生する書き込みアドレス発生手段と、前記書き
込みアドレスにしたがって、その時点で表示されている
画像の映像信号が書き込まれ、書き込まれた該映像信号
が前記読み出しアドレスにしたがって読み出されるとと
もに、書き込み動作及び読み出し動作を同時に行うこと
が可能なメモリ部と、を具備して成ることを特徴とする
ビデオディスプレイ装置。
【請求項９】請求項1,2,3,4,5,6,7又は８に記載のビデ
オディスプレイ装置において、表示画面の一部を隠蔽す
る隠蔽手段を設けたことを特徴とするビデオディスプレ
イ装置。