JP2812613B2 - 命令実行処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記憶装置から命令をフ
ェッチして実行する命令実行処理装置に関し、特に、分
岐命令の高速処理を実現する命令実行処理装置に関す
る。

【０００２】パイプライン処理方式を採用した情報処理
装置においては、１つの命令の実行の終了を待たずに、
次々と後続の命令列をパイプラインに投入してその実行
を開始している。このことにより、性能の向上を図って
きた。しかしながら、先行する命令の実行結果が後続の
命令の実行に影響を与える場合には、先行する命令の実
行の終了を待たなければ後続の命令の実行を開始するこ
とができない。このことによりパイプラインの乱れが生
じて、性能低下を引き起こす原因となる。この代表的な
例として分岐命令がある。

【０００３】このようなことを背景にして、近年、分岐
命令の高速処理を可能にするブランチ・ヒストリーとい
う構成が採用されつつある。これから、このブランチ・
ヒストリーの有効利用を図って、分岐命令が更に高速に
実行できるようにしていく必要がある。

【０００４】

【従来の技術】ブランチ・ヒストリーは、過去に同一の
分岐命令を実行したときに、それが成功したか否かとい
うことと、その分岐命令自身のアドレスと、分岐先命令
のアドレスとを対として記憶する構成を採る。そして、
命令フェッチパイプラインは、フェッチする命令のアド
レスでこのブランチ・ヒストリーを索引してみて、索引
が成立するときには、登録されている分岐先命令のアド
レスからフェッチを進めていって、フェッチ命令を次々
と命令実行パイプラインに投入していくことで、分岐命
令の高速実行を実現するのである。

【０００５】図８に示すように、命令フェッチパイプラ
インが、Ｉステージ（命令フェッチアドレスの計算ステ
ージ）、ＩＴステージ（アドレス変換のステージ）、Ｉ
Ｂステージ（バッファの読み出しのステージ）、ＩＲス
テージ（フェッチ命令の命令実行パイプラインへの投入
ステージ）という「Ｉ−ＩＴ−ＩＢ−ＩＲ」という４ス
テージ構成を採り、一方、命令実行パイプラインが、Ｄ
ステージ（命令の解読のステージ）、Ａステージ（主記
憶オペランドのアドレス計算のステージ）、Ｔステージ
（アドレス変換のステージ）、Ｂステージ（オペランド
の読み出しのステージ）、Ｅステージ（演算実行のステ
ージ）、Ｗステージ（演算結果格納のステージ）という
「Ｄ−Ａ−Ｔ−Ｂ−Ｅ−Ｗ」という６ステージ構成を採
るものとする。

【０００６】このとき、図９に示すような分岐命令６a
（分岐先は命令３a ）を含む命令列を実行していくこと
を考える。ブランチ・ヒストリーを使用しない場合に
は、図１０に示すように、分岐命令６a がフェッチされ
て命令実行パイプラインに投入されると、このＡステー
ジで、オペランドアドレス生成回路により、この分岐命
令６a の分岐先命令である命令３a のアドレスが判明す
るので、命令フェッチパイプラインは、このオペランド
アドレス生成回路の生成したアドレスを使って分岐先命
令３a のフェッチに入って、「Ｉ−ＩＴ−ＩＢ−ＩＲ」
の４τ後に分岐先命令３a を命令実行パイプラインに投
入していくことになる。

【０００７】すなわち、ブランチ・ヒストリーを使用し
ない場合には、実行すべき命令列に分岐命令が含まれる
と、３τの損失が生ずることになる。これに対して、ブ
ランチ・ヒストリーを使用する場合には、分岐命令６a
をフェッチしてくる段階で、ブランチ・ヒストリーによ
り分岐先命令３a のアドレスが判明するので、図１１に
示すように、全く損失のない命令実行を実現できるよう
になるのである。

【０００８】このようにして、従来技術では、ブランチ
・ヒストリーを用いて、実行すべき命令列に分岐命令が
含まれているときにあっても、損失のない命令実行を実
現する構成を採っていた。

【０００９】

【発明が解決しようとする課題】しかしながら、従来技
術では、分岐命令の分岐先命令がまた分岐命令となると
きに、命令実行に損失が生ずるという問題点があった。

【００１０】すなわち、図１２に示すような分岐命令で
ある命令３b の分岐先である命令２c がまた分岐命令と
なって、その分岐先が命令１d であるという命令列を実
行していくことを考える。

【００１１】命令フェッチパイプラインは、分岐命令で
ある命令３b をフェッチしてくる段階で、ブランチ・ヒ
ストリーに従って、その命令が分岐命令であって、かつ
分岐先となる命令２c のアドレスが判明するので、直ち
に分岐先となる命令２c のフェッチが実行でき、命令実
行パイプラインは、損失を伴うことなく、直ちにこの分
岐先となる命令２c の実行に入ることはできる。

【００１２】しかしながら、命令２c がまた分岐命令で
あるということと、その分岐先となる命令１d のアドレ
スとは、命令実行パイプラインにおける命令２c のＡス
テージで判明することになるので、命令フェッチパイプ
ラインは、図１３に示すように、命令実行パイプライン
における命令２c のＡステージで命令１d のフェッチに
入って、「Ｉ−ＩＴ−ＩＢ−ＩＲ」の４τ後に命令１d
を命令実行パイプラインに投入していくことになる。

【００１３】すなわち、ブランチ・ヒストリーを使用し
ていても、分岐命令の分岐先命令がまた分岐命令となる
ときには、３τの損失が生ずることになる。このよう
に、従来技術では、分岐命令の分岐先命令がまた分岐命
令となるときには、パイプライン処理に損失が生ずると
いう問題点があった。

【００１４】本発明はかかる事情に鑑みてなされたもの
であって、記憶装置から命令をフェッチして実行する命
令実行処理装置にあって、命令列の中に、分岐命令の分
岐先命令がまた分岐命令となるものが含まれているよう
な場合にあっても、高速に命令処理を実行できるように
する新たな命令実行処理装置の提供を目的とする。

【００１５】

【課題を解決するための手段】図１に本発明の原理構成
を図示する。１は主記憶データの写しを管理するキャッ
シュ、２はキャッシュ１をアクセスして命令列をフェッ
チする命令フェッチパイプライン、３は命令フェッチパ
イプライン２によりフェッチされる命令を実行する命令
実行パイプラインである。

【００１６】４は命令フェッチパイプライン２の備える
ブランチ・ヒストリーであって、分岐命令の命令アドレ
スと、分岐先命令の命令アドレスとの対応関係を管理す
る。５は命令実行パイプライン３の備えるオペランドア
ドレス生成回路であって、主記憶オペランドのアドレス
計算ステージにおいてオペランドアドレスを生成するも
のである。

【００１７】本発明では、オペランドアドレス生成回路
５の生成するオペランドアドレスをブランチ・ヒストリ
ー４の索引アドレスとして用いる構成を採る。

【００１８】

【作用】従来技術ではパイプライン処理に損失の生じた
図１２に示す命令列を考える。すなわち、分岐命令であ
る命令３b の分岐先である命令２c がまた分岐命令とな
って、その分岐先が命令１d であるという命令列を実行
していくことを考える。

【００１９】この命令列を実行する場合、命令３b のＡ
ステージで、分岐先となる命令２cの命令アドレスがオ
ペランドアドレス生成回路５により得られることになる
が、このとき、本発明では、オペランドアドレス生成回
路５の生成するオペランドアドレスをブランチ・ヒスト
リー４の索引アドレスとして用いる構成を採ることに対
応して、命令３ｂのＡステージで、ブランチ・ヒストリ
ー５から命令２c の分岐先となる命令１d の命令アドレ
スが得られることになる。

【００２０】これから、従来技術では、図１３に示すよ
うに、命令３b の実行に続けて、損失なしで命令２c が
実行され、その後、３τの損失を伴って命令１d が実行
されていたのに対して、本発明では、図２に示すよう
に、命令２c の実行に続けて、損失なしで命令１d が実
行されることになるのである。

【００２１】

【実施例】以下、実施例に従って本発明を詳細に説明す
る。図３に、ブランチ・ヒストリー４の周辺回路を図示
する。ここで、この図３に示す回路構成は従来技術であ
る。

【００２２】図中、６は命令アドレスレジスタ、７は命
令アドレス生成回路、８は選択回路、９はアドレスレジ
スタ、１０は比較回路、１１は比較回路である。ブラン
チ・ヒストリー４は、この図に示すように、分岐命令自
身の命令アドレス（ＷＩＡＲ）の下位ビットを索引アド
レスとして、その分岐命令の命令アドレスの上位ビット
と、分岐先命令の命令アドレス（ＷＯＡＲ）と、分岐の
成立の可否（バリッド）とを管理する。なお、図中で
は、ブランチ・ヒストリー４に登録されるＷＩＡＲの上
位ビットをＩＡＲ、ブランチ・ヒストリー４に登録され
るＷＯＡＲをＴＩＡＲで表してある。また、このブラン
チ・ヒストリー４への登録は、命令実行パイプライン３
のＷステージで実行されることになる。

【００２３】命令アドレス生成回路７は、フェッチの命
令長が８バイトであるとするならば、命令アドレスレジ
スタ６に格納される命令アドレスと８バイトとを加算し
て新たな命令アドレスを生成し、選択回路８は、この生
成された命令アドレスをキャッシュ１に送出していくこ
とで命令フェッチを実行するとともに、次の命令アドレ
スの生成のために命令アドレス生成回路７にセットして
いく。

【００２４】そして、選択回路８は、この生成された命
令アドレスをブランチ・ヒストリー４の索引アドレスと
してアドレスレジスタ９にセットし、このセットを受け
て、ブランチ・ヒストリー４は、対応のＩＡＲと、対応
のＴＩＡＲと、対応のバリッドビットとを出力する。比
較回路１０は、この出力されるＩＡＲと、アドレスレジ
スタ９にセットされている命令アドレスとを比較し、比
較回路１１は、この比較結果が一致を表示するととも
に、ブランチ・ヒストリー４の出力するバリッドビット
が分岐成立を表示しているときにブランチ・ヒストリー
４のヒットを出力する。そして、このヒットが出力され
ると、選択回路８は、ブランチ・ヒストリー４の出力す
る分岐先命令の命令アドレス（ＴＩＡＲ／ＷＯＡＲ）を
選択して、新たな命令アドレスからの命令フェッチを実
行していく。

【００２５】図４に、本発明の一実施例を図示する。図
中、１ａは命令フェッチパイプライン２で索引されるキ
ャッシュ、１ｂは命令実行パイプライン３で索引される
キャッシュ、１２は命令アドレスレジスタ６の前段に設
けられる選択回路を表しており、オペランドアドレス生
成回路５は、図１で説明したように、命令実行パイプラ
イン３に展開されて主記憶オペランドのアドレス計算を
行う。

【００２６】本発明では、オペランドアドレス生成回路
５の出力データで、ブランチ・ヒストリー４を索引する
構成を採る。すなわち、新たに、図中のの信号ライン
を設ける構成を特徴としている。なお、図中のの信号
ラインと、の信号ラインとは、従来から設けられてい
る信号ラインである。

【００２７】このように、の信号ラインを新たに設け
ると、〔作用〕の欄でも詳述したように、分岐先の命令
がまた分岐命令である場合に生じていたパイプライン処
理の遅れを解決することができる。

【００２８】すなわち、図１２の命令列を実行する場
合、命令３b のＡステージで、分岐先となる命令２c の
命令アドレスがオペランドアドレス生成回路５により得
られることになるが、このとき、本発明では、オペラン
ドアドレス生成回路５の生成するオペランドアドレスを
ブランチ・ヒストリー４の索引アドレスとして用いる構
成を採ることに対応して、命令３ｂのＡステージで、ブ
ランチ・ヒストリー５から命令２c の分岐先となる命令
１d の命令アドレスが得られることになる。

【００２９】これから、従来技術では、図１３に示すよ
うに、命令３b の実行に続けて、損失なしで命令２c が
実行され、その後、３τの損失を伴って命令１d が実行
されていたのに対して、本発明では、図２に示すよう
に、命令２c の実行に続けて、損失なしで命令１d が実
行されることになるのである。

【００３０】更に、本発明のように、オペランドアドレ
ス生成回路５の生成するオペランドアドレスをブランチ
・ヒストリー４の索引アドレスとして用いる構成を採る
と、分岐命令と分岐先命令とがシーケンシャルとなる場
合にあっても、従来技術であれば生じていたパイプライ
ン処理の遅れを解決することができるようになる。次
に、この点について説明する。

【００３１】図５に示す命令列の実行を考える。ここ
で、「命令３ｅ＋命令４ｅ＋命令５ｅ＝８バイト」を想
定し、命令３ｅ，命令４ｅ，命令５ｅは順次実行され、
かつ、分岐命令５ｅと分岐先命令３ｅとが含まれている
とする。

【００３２】図６に、オペランドアドレス生成回路５の
生成するオペランドアドレスをブランチ・ヒストリー４
の索引アドレスとして用いる構成を採る場合の命令実行
処理を示す。ここで、図中では、オペランドアドレス生
成回路５を「ＯＰ ＥＡＧ」として示してある。

【００３３】は、初めて命令５ｅを命令実行パイプラ
イン３に投入した場合である。この場合には、上述した
ように、Ａステージでオペランドアドレス生成回路５に
より分岐先の命令アドレスが計算され、この命令アドレ
スを命令フェッチパイプライン２に投入することで分岐
先命令３ｅのフェッチを実行して、命令実行パイプライ
ン３に投入する。これから、命令３ｅが命令実行パイプ
ライン３に投入されるまでに３τの損失がある。

【００３４】は、２度目に命令５ｅを命令実行パイプ
ライン３に投入した場合である。この場合にも、命令３
ｅが命令実行パイプライン３に投入されるまでに３τの
損失がある。これは、ブランチ・ヒストリー４に情報が
登録されるのは図中のＷステージであり、２度目の命令
５ｅのフェッチ時点では、未だ間に合わないからであ
る。すなわち、２度目に命令５ｅを命令実行パイプライ
ン３に投入した場合にも、Ａステージでオペランドアド
レス生成回路５により分岐先の命令アドレスが計算さ
れ、この命令アドレスを命令フェッチパイプライン２に
投入することで分岐先命令３ｅのフェッチを実行して、
命令実行パイプライン３に投入することになるので３τ
の損失が生ずるのである。

【００３５】しかし、ここで生成されたオペランドアド
レス生成回路５のオペランドアドレスでブランチ・ヒス
トリー４を索引すると、ブランチ・ヒストリー４にヒッ
トしたという情報がＩＲステージで命令３ｅ，命令４
ｅ，命令５ｅに流すことができる。これは、ＩＲステー
ジで命令を命令実行パイプライン３に投入するのは、８
バイト同時となるからである。すなわち、命令５ｅでブ
ランチ・ヒストリー４にヒットした情報は伝わっている
ので、損失を伴うことなく、命令実行パイプライン３で
命令３ｅ，命令４ｅを実行することが可能になる。

【００３６】これに対して、図７に、従来技術通りに命
令アドレス生成回路７でブランチ・ヒストリー４を索引
する場合の命令実行処理を示す。ここで、命令アドレス
生成回路７を「ＩＦ ＥＡＧ」として示してある。

【００３７】の初めて命令５ｅを命令実行パイプライ
ン３に投入した場合、の２度目に命令５ｅを命令実行
パイプライン３に投入した場合までは、図６の命令実行
処理と同一である。

【００３８】従来技術に従うと、オペランドアドレス生
成回路５で生成されたオペランドアドレスは、図４の信
号ラインを介して命令アドレスレジスタ６に回して、
その後の命令アドレス生成回路７からのシーケンシャル
フェッチに備えることになる。そのため、図７に示すよ
うに、１τ後に、命令アドレス生成回路７からのフェッ
チが始まる。ここで、命令アドレス生成回路７の出力す
る命令アドレスでブランチ・ヒストリー４を索引するこ
とになる。しかるに、図７からも明らかなように、で
命令５ｅは既に命令実行パイプライン３に投入されてし
まっている。これから、でブランチ・ヒストリー４に
ヒットしたという情報は、命令５ｅには伝わらない。従
って、ブランチ・ヒストリー４を用いなかったときと同
様に、３τ遅れてしまうことになる。

【００３９】このようにして、分岐命令と分岐先命令と
がフェッチ命令長である同じ８バイトの中に入っている
場合には、オペランドアドレス生成回路５でブランチ・
ヒストリー４を索引することで、損失を伴うことなく命
令を実行できるようになるのである。

【００４０】

【発明の効果】以上説明したように、本発明によれば、
ブランチ・ヒストリーを用いて命令を高速に実行してい
く命令実行処理装置にあって、分岐命令の分岐先がまた
分岐命令となっているときにあっても、パイプライン処
理の損失を伴うことなくその命令列を実行できるように
なる。しかも、分岐命令と分岐先命令とがシーケンシャ
ルに続くような場合にも、パイプライン処理の損失を伴
うことなくその命令列を実行できるようになる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の命令実行処理の説明図である。

【図３】ブランチ・ヒストリーの周辺回路図である。

【図４】本発明の一実施例である。

【図５】命令列の説明図である。

【図６】本発明の命令実行処理の説明図である。

【図７】本発明の命令実行処理の説明図である。

【図８】パイプライン・ステージの説明図である。

【図９】命令列の説明図である。

【図１０】命令実行処理の説明図である。

【図１１】命令実行処理の説明図である。

【図１２】命令列の説明図である。

【図１３】命令実行処理の説明図である。

【符号の説明】 １ キャッシュ ２ 命令フェッチパイプライン ３ 命令実行パイプライン ４ ブランチ・ヒストリー ５ オペランドアドレス生成回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 分岐命令の命令アドレスと、分岐先命令
   の命令アドレスとの対応関係をブランチ・ヒストリー
   (4) に登録する構成を採って、該ブランチ・ヒストリー
   (4) を索引しつつ命令をフェッチして、該フェッチ命令
   を命令実行パイプラインに投入することで命令処理を実
   行する構成を採る命令実行処理装置において、 命令実行パイプラインの生成するオペランドアドレスを
   索引アドレスとして用いてブランチ・ヒストリー(4) を
   索引する構成を採って、この索引により分岐先命令の命
   令アドレスが得られるときには、該命令アドレスの指す
   命令からフェッチを行って命令実行パイプラインに投入
   していくよう処理することを、 特徴とする命令実行処理装置。