JPH04195630A

JPH04195630A - データ処理装置

Info

Publication number: JPH04195630A
Application number: JP33534690A
Authority: JP
Inventors: Katsunori Suzuki; 勝則鈴木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-11-28
Filing date: 1990-11-28
Publication date: 1992-07-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はパイプライン処理を行なうデータ処理袋Ｗ（
以下プロセッサと呼ぶ）に関し、特に分岐命令の予測を
行なうプロセッサを提供するものである。

〔従来の技術〕

パイプライン処理は計算機の高速化に極めて有効な手法
の１っである。しかし、パイプラインの処理段数が増加
すると、各種のオーバーヘッドにより、処理性能の向上
が飽和してくる。オーバーヘッドを生じる要因の１つと
して、ジャンプ命令の実行によるパイプラインの乱れが
挙げられる。

レヤノプ命令が実行されると、実行ステージより前段で
の処理がすべてキャンセルされるため、パイプラインの
段数が多い程ジャンプ命令実行によるオーバーヘッドが
大きい。ジャンプ命令の実行頻度は２０％程度と高（、
プロセッサの性能向上を図る上で、ジャンプ命令の高速
化は必要不可欠な問題であり、現在多くの研究が行なわ
れている。

次に、従来例として分岐予測機構を持った５段のパイプ
ライン処理を行なうＧ１ｌ１ｃｒｏ／１００プロセツサ
について説明する。

パイプライン処理の構成を第５図に示す。

命令のブリフェッチを行う命令フェッチステージ以下（
ＩＦステーノと呼ぶ）　（５１）では、専用のカウンタ
ー００）にてフェッチすべき命令のアドレスを計算し、
ＣＰＵ外部のメモリから命令をブリフェッチし命令キュ
ー（７）に入力する。また、命令を選択的に登録する事
の出来る２５６バイトの命令キャッシュを持つ。

命令のデコードを行うデコードステージ（以下Ｄステー
ジと呼ぶ）　（５２）では、ＩＦステージ（５１）の命
令キュー（７）に登録された命令を順次入力しデコード
した結果、オペコード及びアドレッシングモードに関す
る情報（以下Ｄコードと呼ぶ）　　（５２１及びＡコー
ド（５２Ｂ）を出力する。また、条件分岐命令分岐予測
を行なう動的分岐予測機構がこのブロックに含まれる。

更に、ＰＣ演算部（４）も含み命令のＰＣ値を計算する
。また、分岐命令に関する先行ジャンプ処理時の分岐先
アドレスの計算も行なう。

オペランドのアドレス計算を行うオペラシドアドレス計
算ステージ（以下Ａステージと呼ぶ）（５３）では、Ｄ
ステージ（５２）から渡された情報を基に、後段のオペ
コードをデコードしマイクロプログラムルーチンのエン
トリ番地やマイクロプログラムへのパラメータなどを含
むＲコード（５３Ａ）と、オペランドのアドレスとアク
セス方法指示情報などを含むＦコード（５３Ｂ）との２
つを出力する。

マイクロＲＯＭアクセス（以下Ｒステージと呼ぶ）　（
５４Ａ）とオペランドのブリフェッチ（以下ＯＦステー
ジと呼ぶ）５４Ｂを行うオペランドフェッチステージ（
以下Ｆステージと呼ぶ）　（５４１では、演算制御情報
とリテラルなどを含むＥコード（５４Ｃ）と、オペラン
ドやオペランドアドレスなどを含むＳコード（５４Ｄ）
との２つを出力する。

命令の実行を行う実行ステージ（以下Ｅステージと呼ぶ
）　（５５）ては、ＡＬＵ、バレルシック、プライオリ
ティエンコータ等の演算器が含まれる。

また、４バイトのストアーバッファがあり、演算実行と
１つ前の命令のオペランドのストアを並列に実行する事
が出来る。

各ステージは他のステージとは独立に動作し、論理上は
５つのステージが完全に独立動作する。

各ステージは１回の処理を最小２クロックで行うことが
できる。従って、理想的には２クロツクごとに次々とパ
イプライン処理が進行し、２５ＭＨ１動作時のピーク性
能は１２．５ＭＩＰＳとなる。

第６図はＩＦステージ（５１）とＤステージ（５２）の
関係を示す図である。

図において、（２）はＩＦステージ内の命令フェッチ部
、（３）はＤステージ（５２）内の命令デコード部、（
４）はＰＣ値を計算するＰＣ演算部、（６０）は命令デ
コード部（３）でデコードした命令の命令長、（６１）
は分岐命令の分岐先アドレスを出力するＣＡババス（６
２Ａ、）は命令デコード部（３）で分岐命令をデコード
した時に出力する分岐の変位、（６２）は分岐の変位を
出力する変位バス、（６４）はＤステージ内で処理中の
ＰＣ値、（６３）はＰＣ加算器を示す。

次に、無条件分岐命令（ＢＲＡ）の処理動作について説
明する。

Ｇ　ＭＩＣＲＯ／　１．００ではＤステージ（５２）で
プリブランチ処理（先行分岐処理）を行なっている。Ｂ
ＲＡ命令が命令フェッチ部（２）より入力され、命令デ
コード部（３）でデコードされると、必ずプリブランチ
処理が行なわれる。この場合、命令長（６０）の代わり
に分岐変位（６２Ａ）がＰＣ計算部（４）に送られる。

ｐｃ計算部（４）ではこの分岐変位（６２Ａ）とＤＰＣ
（６４）の値が加算され、分岐先のアドアレスが計算さ
れる。加算結果はＣＡババス６１）を介して命令フェッ
チ部（２）に送られ、分岐処理が行なわれる。命令デコ
ード部（３）は分岐命令の分岐先命令がフェッチされる
まで待状態にはいり、命令フェッチ部（２）から分岐先
命令が入力されると、直ちにデコードを開始する。

第７図はＢＲＡ命令に関してブリブランチ処理を行なっ
た場合、第８図はブリブランチ処理を行なわなかった場
合のタイミングチャートを示す〇図では命令キャッシュ
がヒツトする場合を示している。ＢＲＡ命令の処理に要
する時間が８クロツクから５クロツクに削減され、処理
時間が３クロツク短縮されるが、依然として無駄な処理
クロックが生ずる。

〔発明が解決しようとする課題〕

従来の分岐予測機構を持つパイプライン処理を行うプロ
セッサでは以上の様に、分岐命令を処理した場合に無駄
な時間が生じ、パイプライン処理の処理性能の向上が図
れないという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、分岐命令を処理した場合に無駄な時間の生じ
ないプロセッサを得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るプロセッサは、命令フェッチ時にフェッ
チした命令が分岐命令であるかどうかを判定する比較器
と、過去の分岐命令の分岐先アドレス及び分岐先命令を
登録する記憶装置を備えたものである。

〔作用〕

この発明におけるプロセッサは、過去に一度実行された
分岐命令は再実行される確率が高いため、過去の分岐命
令の分岐先アドレス及び分岐先命令を登録し、命令フェ
ッチ部で命令の順番を入れ換えることによりパイプライ
ン損失をなくし、分岐命令を他の基本命令と同一のパイ
プラインで淀みなく実行出来る。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。第１
図はこの発明の実施例であるプロセッサの系統ブロック
図である。

図において、（１）はプロセッサ、（２）は命令フェッ
チ部、（２Ａ）はデータバスから７エツチした命令コー
ド、（３）は命令デコード部、（４）はｐｃ演算部、（
５）は実行部、（５Ａ）は実行部で分岐命令を判定した
時に出力する実行部分岐信号、（５Ｂ）は分岐命令時の
初期化信号、（６０）は命令デコード部（３）でデコー
ドした命令の命令長、（６１）は分岐命令の分岐先アド
レスを出力するＣＡババス（６２Ａ）は命令デコード部
（３）で分岐命令をデコードした時に出力する分岐の変
位、（６２）は分岐の変位を出力する変位バス、（８Ｃ
）は登録されている分岐先アドレス（８Ａ）とＰＣ演算
部（４）での計算結果の不一致を示すアドレス不一致信
号を示す。

第２図は第１図の命令フェッチ部（２）の内部構成を示
す系統ブロック図である。図において（２Ａ）は外部メ
モリからフェッチされた命令コード、（６）は比較機能
を持ったＣＲＡＭで、予め分岐命令を記憶して置く。（
６Ａ）は分岐命令がフェッチされた事を示す分岐命令検
出フラグ、（７）は命令キュー、（８Ａ）は過去の分岐
先アドレスを登録して置くメモリで、ＣＡババス６１）
入力と比較できるＣＡＭで構成されている。（８Ｂ）は
メモリ（８Ａ）に対応する分岐先命令を登録して置くメ
モリ、（８Ｄ）はＣＡババス値と分岐先アドレス登録メ
モリ（８Ａ）の比較の結果のヒツト４８号、（８Ｃ）は
各エツトすがらのヒツト信号を受けてアドレスの不一致
を示す信号、（９）は登録されたメモ！Ｊ　（８Ａ）及
び（８Ｂ）が有効かを示す登録有効フラグ、（１０）は
フェッチすべき命令のアトし・スを示すアドレスカウン
タ、（５Ｂ）は実行部から入力される分岐初期化信号、
（７Ａ）は命令キュー（７）の入力を切り換えるセレク
タを示す。

本実施例では無条件分岐命令の分岐予測を命令フェッチ
時に行なうものであり、予めＣＡ　Ｍ　ｆ６１に無条件
分岐命令のコードを登録して置く必要がある。この登録
；まＲＯＭ化してもかまわない。ＣＡＭ（６）では外部
からフェッチした命令コードを直ちに比較するため命令
固定長の命令セットを持ったプロセッサである事が必要
である。

次に分岐予測を行なう動作について説明する。

リセット時には、分岐先アドレス登録（８Ａ）及び分岐
先命令登録（８Ｂ）には何も登録されていないため、登
録有効フラグ（９）はすべてリセットされた状態にある
。

リセットシーケンス実行後、アドレスカウンタＱＯＩに
セットされたアドレスに従って命令フェッチを開始する
。プリフェッチされた命令は命令キュ−（７）に入力さ
れると同時にＣＡ　Ｍ　ｆ８）にも入力され、予め登録
されていた分岐命令のコードと比較される。この比較の
動作は命令がフェッチされる度に繰り返される。

上記ブリフェッチ動作の繰り返し中に分岐命令をフェッ
チすると、命令キュー（７）に入力されると同時にＣＡ
　Ｍ　（５１によって比較され、対応するエントリーの
分岐命令検出フラグ（６Ａ）をセットする。

但し、初めての検出であるため登録有効フラグ（９）は
リセットされているので、分岐予測動作にＬよ切り替わ
らない（分岐予測動作については後述する）。

そのため、命令キュー（７）には分岐命令の次に外部か
らフェッチした命令を順次入力されろ。

命令キュー（７）に入力された分岐命令は命令デコード
部（３）に入力され、命令コードのデコードを行なう。

ＰＣ演算部（４）は命令デコード部（３）の出力結果に
従って、次命令の先頭アドレスを計算する。即ち、通常
の命令をデコードした場合では、命令デコード部（３］
からのデコード命令長（６０）を加算して、次命令の先
頭アドレスを計算する。デコードした命令が分岐命令の
場合には、命令デコード部（３）からの分岐変位（６２
Ａ、ｌを加算して、分岐先のアトしスを計算する。分岐
先アトしスはＣＡババス６１）に出力され命令フェッチ
部（２）に入力される。

命令フェッチ部（２）では、ＣＡババス６１）を介して
入力された分岐先アドレスを分岐命令検出フラグ（６Ａ
）がセットされているニレトリの分岐先アドレス登１ｆ
８Ａ）に入力する。初めての分岐命令の実行であるから
分岐先アドレス登録（８Ａ）には何も登録されていない
。そのため、ＣＡＭ（６１による比較（よ不一致でヒツ
ト信号（８Ｄ）はＬＯＷのままである。その結果、アド
レス不一致信号（８Ｃ）をアサートする。

実行部（５）での命令結果、分岐すると判断し実行部分
岐信号（５Ａ）をアサートする。一方、命令フェッチ部
（２）よりアドレス不一致信号（８Ｃ）を受は分岐初期
化信号（５Ｂ）をアサートし、命令キュー（７）及び命
令デコード部（３）をクリヤーする。

命令フェッチ部（２）では分岐初期化信号（５Ｂ）を受
けて、分岐命令検出フラグ（６Ａ）のセットされている
エノトりの（８Ａ）に、ＣＡババス６１）から分岐先ア
ドレスを書き込む。同時に、この分岐先アドレスはアド
レスカウンタＧｏ）にもセットされて、このアドレスに
従って命令のフェッチ開始する。

フェッチされた分岐先命令は命令キュー（７）に入力さ
れると同時に、ＣＡ　Ｍ　ｆ６１にも入力しく６Ａ）の
フラグがセットされているエントリのメモリ　（８Ｂ）
に分岐先命令を登録及び登録有効フラグ（９）をセット
する。乙の分岐先命令の登録後、分岐命令検出フラグ（
６Ａ）をリセットする。アドレスカウンタ００）は分岐
先命令フェッチ後、それに引きつづき順次カウントアツ
プしてブリフェッチを続ける。

次に、以前に実行された分岐命令がフェッチされた場合
の動作について説明する。

アトし・スカウンタ００）に従って順次命令をフェッチ
し、命令キュー（７）に入力すると共にＣＡ　Ｍ　１６
１にも入力する。もし、フェッチした命令が分岐命令な
らば対応するエントリのフラグ（６Ａ）をセットする。

同時に、対応するエンＩ〜りに登録されている分岐先ア
ドレス（８Ａ）及び分岐先命令（８Ｂ）を読み出す。

登録有効フラグ（９）がセットされているなら、読み出
された分岐先アドレス（８Ａ）はインクリメントされた
後、アドレスカウンタα０）に入力され、分岐先命令の
次命令をフェッチする。一方、読み出された分岐先命令
（８Ｂ）は、命令キュー（７）の入力セレクタ（７Ａ）
に入力する。通常、この入力セレクタは外部からフェッ
チした命令をセレクトしている。セレクタ（７Ａ）の切
り替えは、登録有効フラグ（９）のセットされているエ
ントリがヒツトした次サイクルだけ入力を（８Ｂ）側に
切り替える。次のサイクルからは通常どうり、アドレス
カウンタ口αに従って外部からフェッチした命令を入力
する。

上記の様にして、命令キューｆ７１には分岐命令、分岐
先命令、・・・の順に入力され、命令デコード部（３）
に出力する。

命令キュー（７）に入力された分岐命令は命令デコＦ　
部１３１　Ｉｃ入力され、命令コードのデコードを行な
う。

ｐｃ演算部（４）は命令デコード部（３）の出力結果に
従って、分岐変位（６２Ａ）を加算して分岐先のアドレ
スを計算する。分岐先アドレスはＣＡババス６１）に出
力され命令フェッチ部１２）に入力される。

命令フェッチ部（２）では、ＣＡババス６１）を介して
入力された分岐先アドレスを分岐命令検出フラグ（６Ａ
）がセットされているエノｌ−りの分岐先アドレス登録
（８Ａ）に入力する。メモリ（８Ａ）のＣＡＭによる比
較が一致したならヒツト信号（８Ｄ）をアサートして、
アドレス不一致信号（８Ｃ）をネゲートする。実行部（
５）での命令結果、分岐すると判断し実行部分岐４３号
（５Ａ）をアサートする。一方、命令フェッチ部（２）
よりアドレス不一致信号（８Ｃ）のネゲー）−を受け、
分岐初期化（＝号（５Ｂ）を出力せずに、引き続き命令
デコード部（３）からのデコード結果を受取り命令を実
行する。

一方、メモＩＪ（８Ａ、）のＣＡＭによる比較が不一致
ならばヒツト信号（８Ｄ）をＬＯＷのままで、アドレス
不一致イご号（８Ｃ）をアサートする。

実行部（５）での命令結果、分岐すると判断し実行部分
Ｕ信号（５Ａ）をアサ−１・する。一方、命令フェッチ
部（２）よりアトしス不一致信号（８Ｃ）を受は分岐初
期化イス号（５Ｂ）をアサートし、命令キュー（７）及
び命令デコード部（３）をクリヤーする。

以下の命令フェッチ部（２）の分岐先アドレス（８Ａ）
の更新は前述した最初に登録する場合と同様である。第
３図は上記無条件分岐命令に関する分岐予測をおこなっ
た場合、第４図は分岐予測を行わなかった場合のタイミ
ングチャートを示す。第３図かられかるように、分岐予
測が成功した場合にはパイプライン損失がなく、分岐命
令を他の基本命令と同一のパイプラインで淀みなく実行
する。

〔発明の効果〕

以上のようにこの発明によれば、命令フェッチ部で予め
登録された分岐命令とフェッチしてきた命令とを比較す
ることにより、フェッチ時に分岐予測を行うことにより
、分岐予測が成功した場合にはパイプライン損失がなく
、分岐命令を他の基本命令と同一のパイプラインで淀み
なく実行する効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例であるプロセッサの系統ブ
ロック図、第２図は第１図の命令フェッチ部（２）の内
部構成を示す系統ブロック図、第３図は第１図のプロセ
ッサの無条件分岐命令に関する分岐予測をおこなった場
合のタイミノグチヤード、第４図は第１図のプロセッサ
の分岐予測を行わなかった場合のタイミングチャート、
第５図は従来のパイプライン処理の構成を示すブロフク
図、第６図は第５図のＩＦステージ（５１）とＤステー
ジ（５２）の関係を示す系統ブロック図、第７図は第５
図のプリブランチ処理を行なった場合のタイミングチャ
ート、第８図は第５図のプリブランチ処理を行なわなか
った場合のタイミングチャートである。図において、（１）はプロセッサ、（２）は命令フェッ
チ部、（２Ａ）は命令コード（３）は命令デフード部、
（４）はｐｃ演算部、（５）は実行部、（５Ａ）は実行
部分岐信号、（５Ｂ）は分岐初期化信号、＋６１　＋！
　ＣＡ　Ｍ、（６Ａ）は分岐命令検出フラグ、（７）は
命令キュー、（７Ａ）はセレクタ、（ｓ　Ａ）ｆｓ　Ｂ
）！、ｆメ（−リ、（８ｃ）はアドレス不一致信号、（
８Ｄ）はヒラ１−（３号、（９）は登録有効フラグ、０
０）はアドレスカラシタ、（６０）は命令長、（６１）
はＣＡババス（６２）は変位バス、（６２Ａ）は変位を
示す。なお、図中、同一符号は同一、または相当部分を
示す。

Claims

【特許請求の範囲】

（１）命令をフェッチする命令フェッチ回路と、命令を
デコードする命令デコード回路と、命令を実行する命令
実行回路とを有するデータ処理装置において、前記命令フェッチ回路に分岐命令コードを記憶する第１
の記憶手段と、前記分岐命令の分岐先アドレスを記憶す
る第２の記憶手段を備えた事を特徴とするデータ処理装
置。
（２）命令をフェッチする命令フェッチ回路と、命令を
デコードする命令デコード回路と、命令を実行する命令
実行回路とを有するデータ処理装置において、前記命令フェッチ回路に分岐命令コードを記憶する第２
の記憶手段と、前記分岐命令の分岐先アドレスを記憶す
る第２の記憶手段と、前記分岐命令の分岐先命令を記憶
する第３の記憶手段を備えた事を特徴とするデータ処理
装置。