JPH07262006A - 分岐ターゲットアドレスキャッシュを備えたデータプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 データプロセッサに分岐ターゲットアドレス
キャッシュを設けることにより精密な分岐予測を可能に
する。 【構成】 データプロセッサ１０は数多くの最近遭遇し
たフェッチアドレス−ターゲットアドレス対を記憶する
ＢＴＡＣ４８を有する。分岐ユニット２０は先行条件お
よび受信した分岐命令に依存するフェッチアドレスを発
生する。各分岐命令の実行後、分岐ユニットはそれが次
に同じ分岐命令に遭遇した時前記先行条件が適合するか
否かを予測する。もし先行条件の予測した値が分岐を行
なわせるものであれば、分岐ユニットは該分岐命令に対
応するフェッチアドレス−ターゲットアドレス対をＢＴ
ＡＣに加える。もし先行条件の予測された値が分岐を行
なわないものとすれば、分岐ユニットは該分岐命令に対
応するフェッチアドレス−ターゲットアドレス対をＢＴ
ＡＣから削除する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的にはデジタル計算
システムに関し、かつより特定的には分岐予測（ｂｒａ
ｎｃｈ ｐｒｅｄｉｃｔｉｏｎ）能力を備えたデータプ
ロセッサに関する。

【０００２】

【従来の技術】分岐予測はデータプロセッサの性能を改
善するために使用される１つの技術である。もし分岐命
令が依存するオペランドが得られなければ、データプロ
セッサは該分岐命令の結果を予測するかあるいはオペラ
ンドが得られるまで該分岐命令を止めておく（ｓｔａｌ
ｌ）必要がある。もしデータプロセッサが分岐命令の実
行を止めておくか、あるいは遅延させれば、該データプ
ロセッサはそれが次に必要とする命令が何であるかを決
定することができない。そのような遅延はデータプロセ
ッサの性能に大きな影響を与える。

【０００３】分岐予測技術を使用するデータプロセッサ
はそれらのデータプロセッサが分岐命令を受けるたびご
とに「推測（ｇｕｅｓｓ）」を行ない、その推測に基い
て行動し、かつ次に前記命令を実行することによりその
推測が正しかったか否かを判定する。そのようなデータ
プロセッサは最終的に分岐が取られかつ新しい命令アド
レスに「ジャンプする」か否か、あるいはそれが次に引
き続く命令へと「降下する（ｆａｌｌ ｔｈｒｏｕｇ
ｈ）」か否かを推測する。分岐命令を予測するデータプ
ロセッサは性能をかせぐことができるが、それは該プロ
セッサはそれらが完全に分岐命令を実行できるよりも早
く正確な推測を行なうことができるからである。これら
のデータプロセッサは次に間違った推測を訂正すること
が必要とされるのみである。

【０００４】分岐ターゲットアドレスキャッシュ（Ｂｒ
ａｎｃｈ ｔａｒｇｅｔ ａｄｄｒｅｓｓ ｃａｃｈ
ｅ：ＢＴＡＣ）は分岐予測を行なうために使用される装
置である。ＢＴＡＣはデータプロセッサが最近分岐した
アドレスを含む。これらの「分岐ターゲット（ｂｒａｎ
ｃｈ ｔａｒｇｅｔｓ）」はそれらを発生した分岐命令
のアドレスによって指示される（ｉｎｄｅｘｅｄ）。デ
ータプロセッサはいったんそれが次に実行すべきいずれ
かの命令のアドレスを決定するとＢＴＡＣをサーチす
る。もし該アドレスがＢＴＡＣ内の有効なエントリに対
応すれば、データプロセッサはそれが再び分岐を行なう
ことを推測しかつ自動的にその対応するキャッシュ記憶
された（ｃａｃｈｅｄ）ターゲットアドレスへと分岐す
る。もし前記アドレスがＢＴＡＣ内のいずれの有効なエ
ントリにも対応しなければ、データプロセッサはその次
の命令のアドレスをいずれか他の方法で決定することに
なる。

【０００５】

【発明が解決しようとする課題】ＢＴＡＣを導入したデ
ータプロセッサはそのＢＴＡＣを該データプロセッサが
各々の分岐命令を実行した後に更新しかつターゲットア
ドレスを決定する。知られたデータプロセッサは次に該
分岐命令のアドレスおよびそのターゲットアドレスをＢ
ＴＡＣに記憶する。いくつかのデータプロセッサは分岐
が行なわれた分岐命令のアドレス−ターゲットアドレス
対のみを記憶する。分岐が行なわれないものはＢＴＡＣ
に記憶されないかあるいはもしそれらが既にＢＴＡＣに
記憶されていれば削除される。この方法は分岐が行なわ
れない（ｎｏｔ−ｔａｋｅｎ）または引き続く（ｓｅｑ
ｕｅｎｔｉａｌ）アドレスが容易に決定できるからＢＴ
ＡＣのサイズを最小にする。使用される置き換えアルゴ
リズムにかかわらず、知られたデータプロセッサはそれ
らのＢＴＡＣを分岐命令の実行結果によって更新する。

【０００６】しかしながら、このような従来のデータプ
ロセッサでは、必ずしも分岐予測が的確に行なわれると
は限らずデータプロセッサの処理速度を充分に高めるこ
とはできなかった。

【０００７】本発明の目的は、知られたデータプロセッ
サの不都合を実質的に除去する分岐ターゲットアドレス
キャッシュユニットを供えたデータプロセッサを提供す
ることにある。

【０００８】

【課題を解決するための手段および作用】データプロセ
ッサは分岐ターゲットアドレスキャッシュおよび一緒に
結合された分岐ユニットを有する。分岐ターゲットアド
レスキャッシュは複数組のアドレスを格納する。該複数
組のものの各々はフェッチアドレスおよびターゲットア
ドレスを有する。前記分岐ターゲットアドレスキャッシ
ュはもし前記複数組のものの内の選択された１つのフェ
ッチアドレスが論理的に第１の部分集合の入力アドレス
に等価であれば前記複数組のものの内の選択された１つ
のターゲットアドレスを出力する。前記分岐ユニットは
受信した命令に応答して実行フェッチアドレスを発生す
る。受信した命令は入力アドレスによって指示される
（ｉｎｄｅｘｅｄ）。前記実行フェッチアドレスは先行
条件（ｃｏｎｄｉｔｉｏｎ ｐｒｅｃｅｄｅｎｔ）に応
答する。前記分岐ユニットは前記先行条件の予期された
値が論理的に所定の値と等価であれば前記実行フェッチ
アドレスおよび１つの部分集合の入力アドレスを分岐タ
ーゲットアドレスキャッシュに格納する。

【０００９】データプロセッサを動作させる方法も開示
される。第１の時間の間に、該方法は分岐ターゲットア
ドレスキャッシュにおける命令の入力アドレスを受信す
る段階、および該分岐ターゲットアドレスキャッシュか
らターゲットアドレスを出力する段階を有する。前記出
力ターゲットアドレスは、各々フェッチアドレスおよび
ターゲットアドレスを有する、複数の組の内の１つであ
る。前記出力ターゲットアドレスのフェッチアドレスは
入力アドレスの第１の部分集合と論理的に等価である。
第２の時間の間に、本方法は前記分岐ターゲットアドレ
スキャッシュに結合された分岐ユニットにおいて命令を
受信する段階、実行フェッチアドレスを発生する段階、
および該実行フェッチアドレスおよび前記入力アドレス
の部分集合を分岐ターゲットアドレスキャッシュに格納
する段階を有する。前記実行フェッチアドレスは前記受
信した命令および先行条件に応答して発生される。前記
分岐ユニットは前記フェッチアドレスおよび入力アドレ
スの部分集合を、もし前記先行条件の予測された値が論
理的に所定の値に等価であれば、分岐ターゲットアドレ
スキャッシュに格納する。

【００１０】

【実施例】図１は、本発明にしたがって構築されたデー
タプロセッサ１０のブロック図を示す。データプロセッ
サ１０は各々の分岐命令が分岐が行なわれるかあるいは
行なわれないかを予測することによってその性能を改善
するデータプロセッサである。データプロセッサ１０は
次に命令を予測されたフェッチアドレスでフェッチし、
かつこれらの命令の実行を開始する。後に、データプロ
セッサ１０は前記分岐が行なわれるべきであったかある
いは行なわれるべきでなかったかを解明し（ｒｅｓｏｌ
ｖｅｓ）かつもしそれが前の時間に誤って予測した場合
には訂正処置を行なう。データプロセッサ１０は複数組
のフェッチアドレス−ターゲットアドレス対（ｆｅｔｃ
ｈ ａｄｄｒｅｓｓ−ｔａｒｇｅｔ ａｄｄｒｅｓｓ
ｐａｉｒｓ）を記憶するために分岐ターゲットアドレス
キャッシュ（“ＢＴＡＣ”）を導入する。データプロセ
ッサ１０はそれが新しいフェッチアドレスを発生するた
びごとにＢＴＡＣをサーチする。もしフェッチアドレス
がＢＴＡＣに存在すれば、データプロセッサは直ちに記
憶されたフェッチアドレスに関連するターゲットアドレ
スにおける命令のフェッチを開始することになる。各々
の分岐命令を解明した後、データプロセッサ１０は前記
特定の分岐命令によって指示される（ｉｎｄｅｘｅｄ）
フェッチアドレス−ターゲットアドレス対を加えるかま
たは削除する。開示された発明によれば、データプロセ
ッサ１０はそれが次に分岐命令を実行するときに同じ分
岐を行なうか否かを予測する。もしデータプロセッサ１
０がそれが次に命令を実行するときに分岐を行なうこと
を予測すれば、データプロセッサ１０は該フェッチアド
レス−ターゲットアドレス対をＢＴＡＣに加えることに
なる。もしデータプロセッサ１０がそれが次に命令を実
行するときに分岐を行なわないものと予測すれば、デー
タプロセッサ１０は該フェッチアドレス−ターゲットア
ドレス対をＢＴＡＣから削除することになる。ＢＴＡＣ
に対しフェッチアドレス−ターゲットアドレス対を加え
または削除する決定は単に分岐が最終的に行なわれるも
のと解明されたかあるいは行なわれないものと解明され
たかによるものではない。この方法は各々の分岐予測の
精度を改善し、命令ストリームにおける「バブル（ｂｕ
ｂｂｌｅｓ）」の数を低減し、かつ一般にデータプロセ
ッサ１０の性能を改善する。

【００１１】図１について説明を続けると、バスインタ
フェースユニット（以後ＢＩＵと称する）１２はデータ
プロセッサ１０とデータ処理システムの残りの部分（示
されていない）との間のデータの流れを制御する。ＢＩ
Ｕ１２は命令キャッシュ１４およびデータキャッシュ１
６に接続されている。命令キャッシュ１４は命令ストリ
ームをシーケンサユニット１８に供給する。シーケンサ
ユニット１８は図３に関して後により詳細に説明する。
シーケンサユニット１８は個々の命令を適切な実行ユニ
ットに送る。データプロセッサ１０は分岐ユニット２
０、固定小数点実行ユニットＡ ２２、固定小数点実行
ユニットＢ ２４、コンプレクス固定小数点実行ユニッ
ト（ｃｏｍｐｌｅｘ ｆｉｘｅｄ ｐｏｉｎｔ ｅｘｅ
ｃｕｔｉｏｎ ｕｎｉｔ）２６、ロード／ストア実行ユ
ニット２８、および浮動小数点実行ユニット３０を有す
る。固定小数点実行ユニットＡ ２２、固定小数点実行
ユニットＢ ２４、コンプレクス固定小数点実行ユニッ
ト２６、およびロード／ストア実行ユニット２８はそれ
らの結果を汎用アーキテクチャレジスタファイル３２
（ＧＰＲと名付けられており、かつ以後ＧＰＲファイル
と称する）および第１のリネームバッファ３４に対し読
み出しかつ書き込む。浮動小数点実行ユニット３０およ
びロード／ストア実行ユニット２８はそれらの結果を浮
動小数点アーキテクチャレジスタファイル３６（ＦＰＲ
と名付けられており、かつ以後ＦＰＲファイルと称す
る）および第２のリネームバッファ３８に対し読み出し
かつ書き込む。

【００１２】開示された分岐予測方法を除くデータプロ
セッサ１０の動作は技術的に知られている。一般に、分
岐ユニット２０はあるデータレジスタの内容および命令
自体が与えらればプログラムされた命令のどのシーケン
スが適切であるかを判定する。分岐ユニット２０が分岐
命令を予測するために使用する２つのそのようなレジス
タはカウンタレジスタ３７および条件レジスタ３９であ
る。分岐ユニット２０は図４および図５に関して後に説
明する。命令キャッシュ１４はプログラムされた命令の
このシーケンスをシーケンサ１８に提供する。もし命令
キャッシュ１４が必要な命令を含んでいなければ、それ
はそのような命令をデータプロセッサ１０の外部のメイ
ンメモリシステム（図示せず）からフェッチする。（以
下に説明するように、シーケンサユニット１８は分岐ユ
ニット２０が最終的に特定の分岐命令を解明する前に各
々の分岐命令に対しいくつかの予測を行なう。）

【００１３】シーケンサユニット１８はプログラムされ
た命令のシーケンスの個々の命令を種々の実行ユニット
２０，２２，２４，２６，２８および３０に発行する。
各々の実行ユニットは特定のクラスの命令の内の１つま
たはそれ以上の命令を実行する。各々の実行ユニットの
特定のクラスの命令は実行ユニットの名前によって指示
されている。例えば、固定小数点実行ユニットＡおよび
Ｂは加算、減算、ＡＮＤ演算、ＯＲ演算、およびＸＯＲ
演算のような固定小数点表記で表されたオペランドに対
し簡単な数学的操作を行なう。コンプレクス固定小数点
実行ユニット２６は乗算および除算のような固定小数点
表記で表されたオペランドに対しより複雑な数学的操作
を行なう。浮動小数点実行ユニット３０は乗算および除
算のような浮動小数点表記で表されたオペランドに対し
数学的操作を行なう。

【００１４】固定小数点実行ユニットＡおよびＢそして
コンプレクス固定小数点ユニット２６はそれらの操作の
結果を第１のリネームバッファ３４内の指定されたエン
トリに戻す。第１のリネームバッファ３４は前記結果を
発生した命令に先行するすべての命令がそれらのＧＰＲ
ファイルのエントリを更新したときＧＰＲファイル３２
のエントリを第１のリネームバッファ３４からのエント
リによって周期的に更新する。シーケンサユニット１８
はこの更新を調整する。第１のリネームバッファ３４お
よびＧＰＲファイル３２はともにオペランドを固定小数
点実行ユニットＡおよびＢとコンプレクス固定小数点ユ
ニット２６に供給することができる。

【００１５】浮動小数点実行ユニット３０はその操作の
結果を第２のリネームバッファ３８内の指定されたエン
トリに戻す。第２のリネームバッファ３８は前記結果を
発生した命令に先行するすべての命令がそれらのＦＰＲ
ファイルのエントリを更新した場合にＦＰＲファイル３
６のエントリを第２のリネームバッファ３８におけるエ
ントリによって周期的に更新する。シーケンサユニット
１８はまたこの更新を調整する。第２のリネームバッフ
ァ３８およびＦＰＲファイル３６の双方はオペランドを
浮動少数点実行ユニット３０に供給する。

【００１６】ロード／ストアユニット２８はＧＰＲファ
イル３２、第１のリネームバッファ３４、ＦＰＲファイ
ル３６または第２のリネームバッファ３８に記憶された
データを読み取りかつ選択されたデータをデータキャッ
シュ１６に書き込む。このデータはまた開示された発明
に関連しないデータプロセッサ１０の動作特性に依存し
て（図示しない）外部メモリシステムに書き込むことが
できる。逆に、ロード／ストアユニット２８はデータキ
ャッシュ１６に記憶されたデータを読み取りかつ該読み
取ったデータを第１のリネームバッファ３４または第２
のリネームバッファ３８に書き込む。もしデータキャッ
シュ１６が要求されたデータを含んでいない場合は、該
データキャッシュ１６はそのデータをＢＩＵ１２を介し
てデータプロセッサ１０の外部のメインメモリシステム
からフェッチすることになる。

【００１７】開示された分岐予測方法を備えたデータプ
ロセッサ１０の動作は図２〜図５を参照して以下に説明
する。一般に、データプロセッサ１０は縮小命令セット
コンピュータ（“ＲＩＳＣ”）である。データプロセッ
サ１０は各々のステップが時間的に他の命令のステップ
とオーバラップすることができる、一連のより小さなス
テップに各命令を分解することによって高い性能を達成
する。この性能戦略は「パイプライン化（ｐｉｐｅｌｉ
ｎｉｎｇ）」として知られている。

【００１８】図２は、図１に示されたデータプロセッサ
１０によって実行される命令のタイミング図を示す。図
２はまた、ある分岐命令の特徴機能（ｆｅａｔｕｒｅ
ｓ）のタイミングを記述する種々の注釈を含む。示され
た実施例においては、各々の命令は５つの別個のステッ
プ、すなわちフェッチ、デコード、ディスパッチ、実
行、および完了、に分解されている。

【００１９】フェッチ段階では、命令キャッシュ１４は
前のクロックサイクルにおいて分岐ユニット２０または
シーケンサユニット１８によって識別されたメモリアド
レスで始まる１つまたはそれ以上の命令を読み出す。こ
のメモリアドレスはフェッチアドレスと称される。シー
ケンサユニット１８はフェッチパイプライン段階で第１
の分岐予測を行なう。シーケンサユニット１８はＢＴＡ
Ｃを使用して数多くの最近の分岐命令に対するフェッチ
アドレスおよびそれらの対応するターゲットアドレスの
多数の対を記憶する。シーケンサユニット１８はもしそ
の入力フェッチアドレスが特定のターゲットアドレスの
フェッチアドレスに対応すればＢＴＡＣに格納された特
定のターゲットアドレスにおける命令をフェッチする。

【００２０】デコード段階においては、命令はシーケン
サユニット１８によって引き続く段階で使用するために
数多くの制御信号にデコードされる。シーケンサユニッ
ト１８はデコードパイプラインステージにおいて第２の
分岐予測を行なう。シーケンサユニット１８は１つまた
はそれ以上の単純な分岐命令のためのフェッチアドレス
を発生することができる。シーケンサユニット１８は分
岐ヒストリテーブル（“ＢＨＴ”）に各々の最近遭遇し
た分岐命令に対する履歴状態（ｈｉｓｔｏｒｙｓｔａｔ
ｅ）を維持する。各々の分岐命令の状態はシーケンサユ
ニット１８が分岐を行なうと予測するかあるいは行なわ
ないと予測するかを決定する。

【００２１】ディスパッチ段階においては、シーケンサ
ユニット１８は許されないデータまたは資源の依存状態
がないことを判定した後および前記命令の結果に対する
リネームバッファのエントリを確保した後に各々の命令
を適切な実行ユニットに導く。このディスパッチ段階は
またディスパッチされている命令に対するオペランド情
報を供給する責務を有する。シーケンサ１８はディスパ
ッチパイプライン段階において第３の分岐予測を行な
う。シーケンサユニット１８はカウンタレジスタ３７の
値に依存する１つまたはそれ以上の分岐命令のためのフ
ェッチアドレスを発生することができる。シーケンサユ
ニット１８が何らかの見せかけの（ｐｈａｎｔｏｍ）分
岐命令が発生したか否かを判定するのはディスパッチ段
階の間である。もし見せかけの分岐命令が発生していれ
ば、シーケンサユニット１８はそのＢＴＡＣの内容を無
効にする。

【００２２】実行段階においては、各々の特定の実行ユ
ニットはそのプログラムされた命令を実行する。結果
は、もしあれば、整数および浮動小数点結果に対し、そ
れぞれ、リネームバッファ３４またはリネームバッファ
３８に戻される。カウンタレジスタ３７および条件レジ
スタ３９の内容はすべての分岐の最終的な解明のために
実行段階において利用することができる。したがって、
実行フェーズで分岐ユニット２０によって発生されたフ
ェッチアドレスは予測ではない。

【００２３】完了段階においては、シーケンサユニット
１８は特定の命令に先行するそれぞれの命令がアーキテ
クチャレジスタファイルを更新した後にリネームバッフ
ァに格納された特定の命令の結果によってアーキテクチ
ャレジスタファイルを更新する。完了段階はまた前記特
定の命令に先行するそれぞれの命令がアーキテクチャ状
態を更新した後にマシンにおける全ての他のアーキテク
チャ状態を更新する。

【００２４】一般に、各々の命令段階はマシンクロック
サイクル１つ分を必要とする。しかしながら、コンプレ
クス固定小数点命令のような、いくつかの命令は実行す
るのに１つより多くのクロックサイクルを必要とする。
したがって、前の命令が実行するのに必要とする時間の
範囲により特定の命令の実行および完了段階の間で遅延
が生じ得る。

【００２５】図３は、図１に示されたシーケンサユニッ
ト１８のブロック図を示す。マルチプレクサ４０はいく
つかのソースから各々のクロックサイクルに新しいフェ
ッチアドレスを選択する。アドレスセレクタ４２は以下
に説明する優先機構にしたがっていくつかのソースの１
つをマルチプレクサ４０の出力として選択する。前記フ
ェッチアドレスはデータプロセッサ１０が実行すべき次
の命令または命令のグループのロケーションを識別する
仮想アドレス（ｖｉｒｔｕａｌ ａｄｄｒｅｓｓ）であ
る。前記フェッチアドレスは命令フェッチアドレスレジ
スタ（ＩＦＡＲと名付けかつ以後ＩＦＡＲと称する）４
４によってラッチされかつ命令キャッシュ１４に送られ
る。示された実施例においては、シーケンサ１８および
分岐ユニット２０は５つのパイプラインステージの各々
の１つの間に１つのフェッチアドレスを発生する。特定
の分岐命令によって発生される４つ（まで）のフェッチ
アドレスの各々および例外アドレスの戻りはパイプライ
ンの異なるステージで生じることに注目すべきである。
逆に、２つまたはそれ以上の接近した分岐命令はシーケ
ンサ１８および分岐ユニット２０に対し同時に２つの異
なるフェッチアドレスをマルチプレクサ４０に送るよう
にさせることができる。この第２の場合、アドレスセレ
クタはより後のパイプラインステージにおいて発生され
たフェッチアドレスを選択することになる。

【００２６】シーケンサ１８はデータプロセッサの５つ
のパイプラインステージと類似して５つの部分に都合良
く分割することができる。（シーケンサ１８の実行部分
は図１に示された６個の実行ユニットによって実施され
る。）

【００２７】フェッチステージにおいては、ＩＦＡＲ４
４における仮想アドレスはシーケンシャルアドレス計算
機４６、ＢＴＡＣ４８、ＢＨＴ５０、およびデコードバ
ッファ５２へと送られる。ＩＦＡＲ４４からのフェッチ
アドレスはデコードバッファ５２における命令のアドレ
スを追跡するためにデコードバッファ５２によってラッ
チされる。

【００２８】シーケンシャルアドレス計算機４６はフェ
ッチアドレス、「シーケンシャルアドレス（ＳＥＱＵＥ
ＮＴＩＡＬ ＡＤＤＲＥＳＳ）」、を発生しかつそれを
マルチプレクサ４０に送る。シーケンシャルアドレス計
算機４６は現在のマシンサイクルにおいてフェッチされ
た命令の数をＩＦＡＲ４４の内容に加えることによって
シーケンシャルフェッチアドレスを発生する。

【００２９】ＢＴＡＣ４８はフェッチアドレス、「ＢＴ
ＡＣアドレス（ＢＴＡＣ ＡＤＤＲＥＳＳ）」、を発生
することができ、かつ、もしそうすれば、該アドレスを
マルチプレクサ４０へと送る。ＢＴＡＣ４８は完全連想
内容アドレス可能メモリ（ｆｕｌｌｙ ａｓｓｏｃｉａ
ｔｉｖｅ ｃｏｎｔｅｎｔ ａｄｄｒｅｓｓａｂｌｅｍ
ｅｍｏｒｙ：ＣＡＭ）アレイである。ＢＴＡＣ４８は複
数の３０ビットのターゲットアドレスを記憶する。各々
のターゲットアドレスは２９ビットのアドレスタグ（ａ
ｄｄｒｅｓｓ ｔａｇ）および１つの有効ビット（ｖａ
ｌｉｄ ｂｉｔ）と関連している。ＢＴＡＣ４８は各々
の記憶されたタグに対し現在のフェッチアドレスの２９
の最上位ビットを比較する。もし前記フェッチアドレス
ビットが記憶された有効タグと整合すれば、ＢＴＡＣ４
８は対応する記憶されたターゲットアドレスをマルチプ
レクサ４０へと出力する。この場合、ＢＴＡＣ４８はま
た制御信号ＨＩＴ／＊ＭＩＳＳを肯定する。なお、ここ
で記号“＊”は信号の否定を表し、一般に論理記号の上
に付されるオーババーに対応している。ＢＴＡＣ４８は
また予測されたターゲットアドレスおよび前記ＨＩＴ／
＊ＭＩＳＳ信号をパイプラインにおいて後に使用するた
めにデコードバッファ５２へと送る。

【００３０】分岐ユニット２０は各々の実行段階の間に
ＢＴＡＣ４８へのエントリを削除しかつ更新する。もし
分岐ユニット２０があるエントリが加えられるべきであ
ること（分岐がとられるべきであること）を示せば、Ｂ
ＴＡＣ４８がサーチされる。もし該エントリが既にＢＴ
ＡＣ４８にあれば、そのアドレス情報が更新される。こ
れは、それらの分岐ターゲット情報のためにレジスタを
使用する分岐はＢＴＡＣ４８に正しくない情報を持って
いるかもしれないため有用である。もし前記エントリが
ＢＴＡＣ４８になければ、分岐ユニット２０はそれをＢ
ＴＡＣ４８に加え、他のエントリと置き換える。もし分
岐ユニット２０があるエントリが削除されるべきである
こと（分岐がとられるべきでないこと）を示せば、ＢＴ
ＡＣ４８はサーチされかつ整合するエントリ（もしあれ
ば）が無効にされる。ＢＴＡＣ４８はこれらの実行段階
の動作および上に述べたフェッチ段階の動作を容易にす
るため２つの読み取りポートおよび１つの書き込みポー
トを有する。図４および図５は、分岐ユニット２０がど
のようにしてＢＴＡＣ４８およびＢＨＴ５０を更新する
かを示す。

【００３１】ＢＨＴ５０は、５１２の最近遭遇した分岐
命令に対する２ビットの分岐履歴状態を維持するダイレ
クトマップ・ランダムアクセスメモリ（ｄｉｒｅｃｔ
ｍａｐｐｅｄ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏ
ｒｙ：ＲＡＭ）アレイである。各々のエントリは４つの
可能な状態をエンコードするために２ビットを含む。Ｂ
ＨＴ５０はＩＦＡＲ４４からの前記フェッチアドレスビ
ットのサブセット（部分集合）によって指示される（ｉ
ｎｄｅｘｅｄ）。現在のフェッチアドレスがマップされ
るエントリの最新の値がＢＨＴ５０から読み出されかつ
デコードバッファ５２にラッチされる。分岐ユニット２
０は後に説明されるように実行段階においてＢＨＴ５０
の各々のエントリを更新する。ＢＨＴ５０はこれらの実
行段階の動作および上に述べたフェッチ段階の動作を容
易に可能とするため１つの読み出しポートおよび１つの
書き込みポートを有する。

【００３２】データプロセッサ１０は条件レジスタ３９
における１つまたはそれ以上のビットの値に基づく分岐
命令を予測するためのダイナミック分岐予測方法を使用
する。パワーＰＣアーキテクチャにおいては、他の命令
は条件レジスタ３９のビットを分岐命令を実行するため
の前置き（ｐｒｅｌｕｄｅ）として修正することができ
る。ダイナミック分岐予測方法によれば、分岐命令は同
じ分岐命令の前に生じたものが分岐が行なわれた場合ま
たは行なわれなかった場合に、それぞれ、分岐が行なわ
れあるいは行なわれない可能性が高くなる。したがっ
て、各々の分岐命令の履歴を維持することにより分岐命
令が分岐が行なわれるかあるいは行なわれないかを予測
することが可能になる。特定の分岐命令の状態は該特定
の分岐命令のデコード段階の間に分岐が行なわれるもの
と予測されるかあるいは行なわれないものと予測される
かを決定する。示された実施例に対する分岐状態モデル
は４状態モデル（ｆｏｕｒ−ｓｔａｔｅ ｍｏｄｅｌ）
であり、すなわち強い分岐なし（ＳＴＲＯＮＧ−ＮＯＴ
−ＴＡＫＥＮ）、弱い分岐なし（ＷＥＡＫ−ＮＯＴ−Ｔ
ＡＫＥＮ）、弱い分岐あり（ＷＥＡＫ−ＴＡＫＥＮ）お
よび強い分岐あり（ＳＴＲＯＮＧ−ＴＡＫＥＮ）であ
る。シーケンサ１８はもし命令の分岐状態が前記強い分
岐なしまたは弱い分岐なしに対応すれば分岐が行なわれ
ないことを予測する。シーケンサ１８はもしその命令の
分岐状態が強い分岐ありまたは弱い分岐ありに対応すれ
ば分岐が行われることを予測する。分岐ユニット２０は
ＢＨＴ５０における各々のエントリの状態を更新する。
分岐ユニット２０はＢＨＴエントリの現在の状態および
実行している分岐の方向に関する情報を使用して該実行
している分岐命令に対応するＢＨＴエントリの次の状態
を計算する。もしシーケンサ１８が分岐命令を誤って予
測すれば、分岐ユニット２０はＢＨＴ５０の対応するエ
ントリを１つの強い状態から同じ弱い状態へあるいは１
つの弱い状態から反対の弱い状態へと更新する。逆に、
シーケンサユニット１８が分岐命令を正しく予測すれ
ば、分岐ユニット２０はＢＨＴ５０における対応するエ
ントリを１つの弱い状態から同じ強い状態へとまたは１
つの強い状態から同じ強い状態へと更新することにな
る。

【００３３】デコード段階においては、デコードバッフ
ァ５２は命令、アドレス、および制御情報をデコード予
測ユニット５４に提供する。デコードバッファ５２は命
令を命令デコーダ５６に提供する。ディスパッチバッフ
ァ５４はデコードバッファ５２からの命令、アドレスお
よび制御情報ならびに命令デコーダ５６からの命令デコ
ード情報をラッチする。デコード予測ユニット５４はマ
ルチプレクサ４０に対しデコード段階フェッチアドレ
ス、「デコードアドレス（ＤＥＣＯＤＥ ＡＤＤＲＥＳ
Ｓ）」、を提供する。デコード予測ユニット５４は無条
件分岐命令を予測しかつ条件レジスタ３９における１つ
またはそれ以上のビットに基づき分岐命令を予測する。
デコード予測ユニット５４は無条件分岐命令をそれらの
存在をデコードしかつ分岐命令に応じて適切なフェッチ
アドレスを決定することによって予測する。デコード予
測ユニット５４は分岐命令をＢＨＴ５０の内容をデコー
ドすることにより条件レジスタ３９における１つまたは
それ以上のビットに基いて予測する。前に述べたよう
に、デコードされた分岐命令のフェッチアドレスに対応
するＢＨＴ５０のエントリはその分岐命令が分岐が行な
われるかあるいは行なわれないかを決定する。分岐命令
それ自体はターゲット（ターゲット：ｔａｒｇｅｔ）ア
ドレスを決定する。

【００３４】ディスパッチ段階においては、ディスパッ
チバッファ５８は命令および制御情報をディスパッチユ
ニット６０に供給する。ディスパッチユニット６０はこ
れらの命令に対し資源割当ておよび競合のチェックを行
ないかつもし可能であれば命令および制御情報を適切な
実行ユニットに送る。ディスパッチユニット６０はまた
制御情報を完了ユニット（ｃｏｍｐｌｅｔｉｏｎ ｕｎ
ｉｔ）６２に送る。

【００３５】ディスパッチユニット６０はフェッチアド
レス、「ディスパッチアドレス（ＤＩＳＰＡＴＣＨ Ａ
ＤＤＲＥＳＳ）」、をマルチプレクサ４０に提供する。
ディスパッチユニット６０はカウンタレジスタ３７の初
期の値に基づき分岐命令を予測する。分岐ユニット２０
は各々の分岐命令を実行段階においてカウンタレジスタ
３７の値を使用して解明することに注目すべきである。
パワーＰＣアーキテクチャにおいては、カウンタレジス
タ３７はループの反復の数を表す値によって好適にロー
ドされ、かつ各々の反復ごとに減分されてループ退出条
件を提供する。ディスパッチユニット６０はディスパッ
チ段階の間にカウンタレジスタ３７の値を考慮して特定
の分岐命令のオペコードに応じて分岐が行なわれるべき
かあるいは行なわれるべきでないかを予測する（もしカ
ウンタレジスタがゼロに等しければ分岐を行なう、な
ど）。カウンタレジスタ３７および条件レジスタ３９の
組合せを使用する分岐はディスパッチ段階において予測
される。ディスパッチユニット６０はディスパッチ段階
の間に条件レジスタ３９によって特定される条件が適合
していることを想定することによりおよびカウンタレジ
スタ３７の値を使用することによりこれらの分岐命令を
予測する。

【００３６】ディスパッチユニット６０はもしそれがシ
ーケンサ１８が幻のまたは見せかけの分岐（ｐｈａｎｔ
ｏｍ ｂｒａｎｃｈ）に遭遇したものと判定すればＢＴ
ＡＣ４８へのＢＴＡＣフラッシュ（ＢＴＡＣ ＦＬＵＳ
Ｈ）制御信号を肯定する。ディスパッチユニット６０は
制御情報が特定の命令がＢＴＡＣ４８に予測されたター
ゲットを有していた（ＢＴＡＣ４８がＨＩＴ／＊ＭＩＳ
Ｓを肯定した）ことを示しているが、該特定の命令が分
岐命令でない場合にＢＴＡＣフラッシュを肯定すること
になる。ＢＴＡＣフラッシュを肯定することはＢＴＡＣ
４８の全てのエントリを無効にする。ディスパッチユニ
ット６０は次にシーケンシャルアドレス計算機４６によ
って出力されるディスパッチアドレス（ＤＩＳＰＡＴＣ
Ｈ ＡＤＤＲＥＳＳ）によって同じシーケンシャルアド
レスをマルチプレクサ４０に出力する。ディスパッチユ
ニット６０はＢＴＡＣ４８を無効にするが、それはＢＴ
ＡＣのエントリは前の情況からのものである可能性が高
くかつしたがってもはや有効でないからである。「幻の
分岐」が生じるたびごとに、シーケンサユニット１８は
いくつかのサイクルを浪費し幻の経路（ｐｈａｎｔｏｍ
ｐａｔｈ）に沿って命令をフェッチする。ＢＴＡＣフ
ラッシュはこれをおよび近い将来における多くの他の
「幻の分岐」を防止する。

【００３７】分岐命令の実行段階の初めに、分岐ユニッ
ト２０はフェッチアドレスがそれに依存する分岐条件の
実際の値を知る。典型的には、この条件はカウンタレジ
スタ３７の値および条件レジスタ３９のビットの何らか
の組合せである。この時全ての分岐に対し最終的な解明
が行なわれる。分岐ユニット２０はフェッチアドレスを
マルチプレクサ４０に供給してその計算を反映させる、
すなわち「実行アドレス（ＥＸＥＣＵＴＩＯＮ ＡＤＤ
ＲＥＳＳ）」である。種々の実行ユニットは実行段階の
間にいろいろな制御情報を完了ユニット６２に供給す
る。

【００３８】完了段階においては、完了ユニット６２は
アーキテクチャ的なマシン状態を更新する。完了ユニッ
ト６２は何らかの実行ユニットからの割込みの場合にフ
ェッチアドレス、「割込みアドレス（ＩＮＴＥＲＲＵＰ
Ｔ ＡＤＤＲＥＳＳ）」を提供する。完了ユニット６２
は割込み条件を有する命令が完了する用意ができている
場合に前記割込みアドレスを出力する。割込みがソフト
ウェアによって処理された後、割込みからの戻りが一般
に実行されて割込み条件を生じたものに続く命令による
実行を再開する。完了ユニット６２はまたそれ自身およ
び実行ユニットにおけるアーキテクチャ的な状態を更新
するために制御信号を提供する。分岐命令に対しては、
このステップはアーキテクチャのプログラムカウンタお
よびカウンタレジスタ３７を更新する。

【００３９】アドレスセレクタ４２はそれがマルチプレ
クサ４０に対し６個までのアドレスの内のどれをＩＦＡ
Ｒ４４に出力させるべきかを決定する。マルチプレクサ
４０はＢＴＡＣ４８から制御信号ＨＩＴ／＊ＭＩＳＳ
を、デコード予測ユニット５４から制御信号デコード訂
正（ＤＥＣＯＤＥ ＣＯＲＲＥＣＴＩＯＮ）を、ディス
パッチユニット６０から制御信号ディスパッチ訂正（Ｄ
ＩＳＰＡＴＣＨ ＣＯＲＲＥＣＴＩＯＮ）を、分岐ユニ
ット２０から制御信号実行訂正（ＥＸＥＣＵＴＩＯＮ
ＣＯＲＲＥＣＴＩＯＮ）を、そして完了ユニット６２か
ら制御信号割込み（ＩＮＴＥＲＲＵＰＴ）を受信する。
各々の制御信号の発生源（ｓｏｕｒｃｅ）はその制御信
号をもし該発生源が前のパイプラインステージの間に発
生されたフェッチアドレスと異なるフェッチアドレス、
すなわち訂正されたフェッチアドレス、を発生すればそ
の制御信号を肯定する。一般に、パイプラインの各ステ
ージは分岐を解明するかあるいは前の段階（単数または
複数）よりも統計的により正確な分岐方向の予測を行な
う。したがって、パイプラインのより後の段階は訂正に
ついてより前の段階よりも優先度を有する。フェッチ段
階の場合には、ＢＴＡＣ４８の出力はシーケンシャルア
ドレス計算機４６の出力よりも優先度を持つ。各々の引
き続くフェッチアドレス訂正はパイプラインにおける対
応する分岐命令に続く全ての命令を無効にする。例え
ば、もし分岐ユニット２０が前のフェッチアドレスを訂
正すれば、デコード段階のフェッチアドレス（分岐命令
の直後の）デコード段階のフェッチアドレスは不適切な
ものである。この場合、デコード段階のフェッチアドレ
スはフェッチされるべきではなかった分岐命令に基いて
いる。

【００４０】図４は、図１に示された分岐ユニット２０
がどのようにしてＢＴＡＣ４８を更新するかを示す流れ
図６６を示している。パワーＰＣアーキテクチャによれ
ば、分岐ユニット２０は４つの異なるクラスの分岐命令
を実行する。すなわち、無条件分岐、条件レジスタ３９
に基づく条件分岐、カウンタレジスタ３７に基づく条件
分岐、およびカウンタレジスタ３７および条件レジスタ
３９に基づく条件分岐である。無条件分岐命令はデコー
ド段階の間におけるそれらのデコードに基いて予測され
る（解明される）。条件レジスタ３９に基づく条件分岐
命令はデコード段階の間にＢＨＴ５０からの履歴ビット
（ｈｉｓｔｏｒｙ ｂｉｔｓ）を使用して予測される。
カウンタレジスタ３７に基づく条件分岐命令およびカウ
ンタレジスタ３７と条件レジスタの組合せに基づく条件
分岐命令はディスパッチ段階の間に予測される。これら
の後者の命令はカウンタレジスタ３７の減分された（ｄ
ｅｃｒｅｍｅｎｔｅｄ）値を使用しかついずれかの条件
レジスタ３９の条件が適合したことを想定する。

【００４１】図４によって説明を続けると、分岐ユニッ
ト２０はそれが実行する各々の分岐命令に対し新しいフ
ェッチアドレスを計算する、ステップ６８。分岐ユニッ
ト２０はそれが（分岐をとらない）同じ命令経路に沿っ
て続けるべきか、あるいはそれが（分岐がとられた）新
しい命令ストリームへとジャンプすべきかを分岐命令の
オペコードおよびカウンタレジスタ３７と条件レジスタ
３９の内容に依存して解明する。分岐ユニット２０は分
岐命令のアドレシングフォーマットにしたがって分岐が
行なわれるフェッチアドレスを計算する。

【００４２】分岐ユニット２０は各々の分岐命令のオペ
コードにおいて規定された先行条件（ｃｏｎｄｉｔｉｏ
ｎ ｐｒｅｃｅｄｅｎｔ）にしたがって各々の分岐を行
なうかあるいは行なわないかを予測する。すなわち、無
条件分岐、カウンタレジスタ３７がゼロに等しければ分
岐、カウンタレジスタ３７がゼロに等しくなければ分
岐、条件レジスタ３９が真であれば分岐、条件レジスタ
３９が偽であれば分岐、条件レジスタ３９が真でありか
つカウンタレジスタ３７がゼロに等しければ分岐、条件
レジスタ３９が偽でありかつカウンタレジスタ３７がゼ
ロに等しければ分岐、条件レジスタ３９が真でありかつ
カウンタレジスタ３７がゼロに等しくなければ分岐、あ
るいは条件レジスタ３９が偽でありかつカウンタレジス
タ３７がゼロに等しくなければ分岐する。

【００４３】分岐ユニット２０は新しいフェッチアドレ
スに対し５つの異なるアドレスの内の１つを出力する。
すなわち、シーケンシャルアドレス、絶対ターゲットア
ドレス、オフセットターゲットアドレス、カウンタレジ
スタ３７の内容、およびリンクレジスタ（図示せず）の
内容の内の１つを出力する。分岐ユニット２０は命令ワ
ードのサイズ（バイト、ハーフワード、その他）を分岐
命令のフェッチアドレスに加えることによって前記シー
ケンシャルアドレスを計算する。分岐ユニット２０は６
個のゼロ、分岐命令において含まれたオペランド、およ
び２個のゼロ（最上位ビットから最下位ビット）を連結
することによって絶対ターゲットアドレスを計算する。
分岐ユニット２０は前記含まれたオペランドおよび分岐
フェッチアドレスを加えることによってオフセットター
ゲットアドレスを計算する。分岐ユニット２０は前記分
岐がとられないものと解明されればシーケンシャルアド
レスを選択する。分岐ユニット２０は、分岐がとられる
ものと解明されれば、前記絶対ターゲットアドレス、前
記オフセットターゲットアドレス、前記カウンタレジ３
７の内容、またはリンクレジスタの内容の内の１つを選
択する。分岐ユニット２０は分岐命令のアドレシングフ
ォーマットに応じて前記４つの可能性の内の特定の１つ
を選択する。

【００４４】次に、分岐ユニット２０はそれが次に分岐
命令を実行する時に同じ分岐命令をどのように予測する
かを決定する、ステップ７０。ステップ７０は図５に関
して後により詳細に説明する。分岐ユニット２０は次
に、ステップ７２において、ＢＴＡＣ４８からの分岐命
令に対応するフェッチアドレス−ターゲットアドレス対
を削除するか、あるいは、ステップ７４において、分岐
命令に対応するフェッチアドレス−ターゲットアドレス
対をＢＴＡＣ４８に加えることになる、ステップ７４。

【００４５】図５は、図４に示されたステップ７０の流
れ図を示す。分岐ユニット２０は最初にそれが実行して
いる分岐命令が無条件分岐命令であるかを判定する、ス
テップ７６。もし分岐ユニット２０が実行している分岐
命令が無条件分岐命令であれば、分岐ユニット２０は次
にそれが命令を実行する時に分岐を行なうことを予測す
る（実際に知る）。この場合、分岐ユニット２０は分岐
命令のフェッチアドレスおよびそれがステップ６８にお
いて計算したターゲットアドレスをＢＴＡＣ４８に加え
る。もし分岐ユニットが実行している分岐命令が無条件
分岐命令でなければ、分岐ユニット２０はどのようなタ
イプの分岐命令をそれが実行したところであるかを判定
し続ける。

【００４６】分岐ユニット２０は次にそれが実行してい
る分岐命令が条件分岐命令であるかを判定する、ステッ
プ７８。前に述べたように、条件分岐命令は条件レジス
タ３９の１つまたはそれ以上のビットに依存する。条件
分岐命令は該条件分岐命令のフェッチアドレスに対応す
るＢＨＴ５０に格納された値に依存して分岐を行なうか
あるいは行なわないかが予測される。分岐ユニット２０
が実行している分岐命令が条件分岐命令であれば、分岐
ユニット２０はＢＨＴ５０のための新しい分岐状態を計
算する、ステップ８０。分岐ユニット２０はまたステッ
プ８０においてこの新しい分岐状態をＢＨＴ５０に書き
込む。分岐ユニット２０は前記新しい分岐状態が強い分
岐（ｓｔｒｏｎｇ−ｔａｋｅｎ）または弱い分岐（ｗｅ
ａｋ−ｔａｋｅｎ）であるかを判定する、ステップ８
２。条件分岐命令はこれら両方の場合において次にデー
タプロセッサ１０が条件分岐命令を実行する時に分岐を
行なうものと予測されることになる。したがって、分岐
ユニット２０は該分岐命令のフェッチアドレスおよびそ
れがステップ６８において計算したターゲットアドレス
をＢＴＡＣ４８に加える。強い分岐なし（ｓｔｒｏｎｇ
−ｎｏｔ−ｔａｋｅｎ）または弱い分岐なし（ｗｅａｋ
−ｎｏｔ−ｔａｋｅｎ）に対応する分岐状態を有する条
件分岐命令はデータプロセッサ１０が次に該条件分岐命
令を実行する時に分岐を行なわないものと予測されるこ
とになる。したがって、分岐ユニット２０は該分岐命令
のフェッチアドレスおよびそれがステップ６８において
計算したターゲットアドレスをＢＴＡＣ４８から削除す
る。

【００４７】分岐ユニット２０が実行している分岐命令
はもし該分岐命令が無条件分岐命令でもなく条件分岐命
令でもない場合はカウンタレジスタ３７の値に基づかな
ければならない。前に述べたように、分岐ユニット２０
はもしカウンタレジスタ３７の値がゼロに等しいかある
いはゼロに等しくない場合に分岐することができる分岐
命令を実行する。分岐ユニット２０はカウンタをベース
とした分岐命令がカウンタレジスタ３７の値がゼロに等
しいという条件で分岐するかを判定する、ステップ８
４。

【００４８】もしカウンタレジスタをベースとした分岐
命令がカウンタレジスタ３７の値がゼロであるという条
件で分岐する場合は、分岐ユニット２０はカウンタレジ
スタの現在の値が１であるかを判定する、ステップ８
６。もしカウンタレジスタ３７の現在の値が１に等しけ
れば、分岐ユニット２０は該分岐命令のフェッチアドレ
スおよびそれがステップ６８において計算したターゲッ
トアドレスをＢＴＡＣ４８に加える。もしカウンタレジ
スタ３７の現在の値が１に等しくなければ、分岐ユニッ
ト２０は該分岐命令のフェッチアドレスおよびそれがス
テップ６８において計算したターゲットアドレスをＢＴ
ＡＣ４８から削除する。パワーＰＣアーキテクチャにお
いては、分岐ユニット２０は各々の分岐命令の実行段階
の初めにカウンタレジスタ３７の値を減分する。次に、
分岐ユニット２０は分岐解明の一部としてカウンタレジ
スタ３７の値を調べる。したがって、もしカウンタレジ
スタ３７の値が現在１であれば、次の分岐命令はカウン
タレジスタ３７の値をゼロに等しくすることになる。分
岐ユニット２０はそれが実行している分岐命令はまたそ
れが実行する次の分岐命令であるものと仮定する。した
がって、カウンタレジスタの値がゼロに等しいという分
岐を行なう要件は該カウンタの現在の値が１であれば論
理的に真である。同様に、カウンタレジスタ３７の値が
ゼロに等しいという分岐を行なう要件は該カウンタの現
在の値が１でなければ論理的に偽である。（あるいは、
分岐ユニット２０はそれが次に分岐命令に遭遇する時に
各々の分岐命令が行なわれるかあるいは行なわれないか
を予測する時カウンタレジスタ３７の値がゼロ（または
１）に等しくないものと仮定することができる。統計的
には、カウンタレジスタ３７の値はそれが任意の特定の
数に等しいよりはその特定の数に等しくないことがより
多い。）

【００４９】もし前記カウンタレジスタをベースとした
分岐命令がカウンタレジスタ３７の値がゼロでないとい
う条件によって分岐する場合は、分岐ユニット２０はカ
ウンタレジスタ３７の現在の値が１に等しいかを判定す
る、ステップ８８。分岐ユニット２０はもしカウンタレ
ジスタ３７の現在の値が１でなければ該分岐命令のフェ
ッチアドレスおよびそれがステップ６８において計算し
たターゲットアドレスをＢＴＡＣ４８に加える。分岐ユ
ニット２０はもしカウンタレジスタ３７の現在の値が１
であれば、該分岐命令のフェッチアドレスおよびそれが
ステップ６８において計算したターゲットアドレスをＢ
ＴＡＣ４８から削除する。パワーＰＣアーキテクチャに
おいては、分岐ユニット２０は各々の分岐命令の実行段
階の初めにカウンタレジスタ３７の値を減分する。次
に、分岐ユニット２０はカウンタレジスタ３７の値を分
岐解明の一部として調べる。したがって、もしカウンタ
レジスタ３７の値が現在１であれば、次の分岐命令はカ
ウンタレジスタ３７の値をゼロに等しくすることにな
る。分岐ユニット２０はそれが実行している分岐命令は
またそれが実行する次の分岐命令であるものと仮定する
ことになる。したがって、カウンタレジスタ３７の値が
ゼロに等しくないという分岐を行なう要件は該カウンタ
の現在の値が１であれば論理的に偽である。同様に、カ
ウンタレジスタ３７の値がゼロに等しくないという分岐
を行なう要件はもし該カウンタの現在の値が１でなけれ
ば論理的に真である。

【００５０】各々の分岐命令を分岐ユニット２０が次に
実行する時に分岐を行なうかあるいは行なわないかの予
測は単に分岐命令の現在の解明（ｃｕｒｒｅｎｔ ｒｅ
ｓｏｌｕｔｉｏｎ）のみに依存するものでないことに注
目すべきである。例えば、条件分岐命令はその前の履歴
によりまたは何らかのスタートアップ状態により強い分
岐に等しい分岐状態を持つことができる。この分岐命令
は該命令のパイプラインサイクルのデコード段階の間に
分岐するものと予測されるであろう。しかしながら、こ
の命令が基礎とする条件は分岐ユニット１８に命令の実
行段階の間に分岐を行なわないようにさせることができ
る。分岐ユニットはデコード段階のフェッチアドレスを
実行段階のフェッチアドレスによって訂正する。分岐ユ
ニット２０はまた分岐命令の分岐状態を弱い分岐へと修
正する（ステップ８０）。分岐ユニット８０はその弱い
分岐の分岐状態に基づき、それが次に命令を実行する時
にこの条件分岐命令が分岐すべきでないことを予測する
ことになる。したがって、分岐ユニット１８はこの条件
分岐命令のフェッチアドレス−ターゲットアドレス対を
ＢＴＡＣ４８に加えることになる。

【００５１】本発明が特定の実施例に関して説明された
が、当業者にはさらに他の修正および改善をなすことが
可能であろう。例えば、開示された発明は伝統的に複雑
命令セットコンピュータまたはＣＩＳＣマシンとして分
類されるデータプロセッサにも導入できる。また、ある
機能ユニットはある実施例では省略することができある
いはデータプロセッサ１０の他の領域へと再配置でき
る。したがって、本発明は添付の特許請求の範囲に示さ
れた本発明の精神および範囲から離れることのない全て
のそのような修正を含むものと理解されるべきである。

【００５２】

【発明の効果】以上のように、本発明によれば、従来の
分岐予測技術を使用するデータプロセッサの不都合を除
去し、かつ簡単な装置構成で精密な分岐予測を行ない、
もってデータプロセッサの処理速度を向上させることが
可能になる。

【図面の簡単な説明】

【図１】本発明にしたがって構成されたデータプロセッ
サを示すブロック図である。

【図２】図１に示されたデータプロセッサによって実行
される命令のタイミング図である。

【図３】図１に示されたデータプロセッサにおけるシー
ケンサユニットを示すブロック図である。

【図４】図１に示されたデータプロセッサにおける分岐
ユニットがどのようにして分岐ターゲットアドレスキャ
ッシュを更新するかを示す流れ図である。

【図５】図４に示された流れ図における１つのステップ
の詳細を示す流れ図である。

【符号の説明】

１０ データプロセッサ １２ バスインタフェースユニット（ＢＩＵ） １４ 命令キャッシュ １６ データキャッシュ １８ シーケンサユニット ２０ 分岐ユニット ２２ 固定小数点実行ユニットＡ ２４ 固定小数点実行ユニットＢ ２６ コンプレクス固定小数点実行ユニット ２８ ロード／ストア実行ユニット ３０ 浮動小数点実行ユニット ３２ 汎用目的アーキテクチャレジスタファイル ３４ 第１のリネームバッファ ３６ 浮動小数点アーキテクチャレジスタファイル ３７ カウンタレジスタ ３８ 第２のリネームバッファ ３９ 条件レジスタ ４０ マルチプレクサ ４２ アドレスセレクタ ４４ 命令フェッチアドレスレジスタ ４６ シーケンシャルアドレス計算機 ４８ ＢＴＡＣ ５０ ＢＨＴ ５２ デコードバッファ ５４ デコード予測ユニット ５６ 命令デコーダ ５８ ディスパッチバッファ ６０ ディスパッチユニット ６２ 完了ユニット

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マービン・エイ・デンマン・ジュニア アメリカ合衆国テキサス州78727、オース チン、ラスタウン・ドライブ 4804 (72)発明者 セウンユーン・ピー・ソング アメリカ合衆国テキサス州78759、オース チン、ヴァキューロ・コーブ 8405

Claims (5)

【特許請求の範囲】
1. 【請求項１】 分岐ターゲットアドレスキャッシュ（４
   ８）を備えたデータプロセッサ（１０）であって、 各々フェッチアドレスおよびターゲットアドレスを含む
   複数組のアドレスデータを記憶する分岐ターゲットアド
   レスキャッシュ（４８）であって、該分岐ターゲットア
   ドレスキャッシュは前記複数組の内の選択された１つの
   フェッチアドレスが論理的に入力アドレスの第１のサブ
   セットと等価であれば前記複数組の内の選択された１つ
   のターゲットアドレスを出力するもの、 前記分岐ターゲットアドレスキャッシュに結合された分
   岐ユニット（２０）であって、該分岐ユニットは受信し
   た命令にかつ先行条件に応じて実行フェッチアドレスを
   発生し、前記受信した命令は入力アドレスによって指示
   され、前記分岐ユニットは前記先行条件の予測された値
   が論理的に所定の値に等価であれば前記実行フェッチア
   ドレスおよび前記入力アドレスのサブセットを前記分岐
   ターゲットアドレスキャッシュに格納するもの、 を具備することを特徴とする分岐ターゲットアドレスキ
   ャッシュ（４８）を備えたデータプロセッサ（１０）。
2. 【請求項２】 前記分岐ユニットはさらにある数を記憶
   するカウンタレジスタ（３７）を含み、前記ある数は受
   信した命令が第１のクラスの命令のメンバであれば先行
   条件となることを特徴とする請求項１に記載のデータプ
   ロセッサ。
3. 【請求項３】 前記分岐ユニット（２０）は前記受信し
   た命令の実行に応じて前記数を減分することを特徴とす
   る請求項２に記載のデータプロセッサ。
4. 【請求項４】 さらに、 前記分岐ユニットに結合された条件レジスタ（３９）で
   あって、該条件レジスタはあるビットを記憶し、該ビッ
   トは前記受信した命令が第２のクラスの命令のメンバで
   あれば先行条件であるもの、 複数の履歴状態を記憶する分岐ヒストリテーブル（５
   ０）であって、前記履歴状態の各々の１つは複数のイン
   デクスの異なる１つによって指示され、前記分岐ヒスト
   リテーブルは前記履歴状態の１つの前記複数のインデク
   スの内の１つが前記入力アドレスの第２のサブセットに
   論理的に等価であれば前記複数の履歴状態の内の１つを
   出力するもの、 前記分岐ヒストリテーブルに結合されたシーケンサユニ
   ット（１８）であって、該シーケンサユニットは前記複
   数の履歴状態の１つに応じてデコードフェッチアドレス
   を発生するもの、 を具備し、前記分岐ユニット（２０）は前記実行フェッ
   チアドレスに応じて前記複数の履歴状態の１つを修正す
   ることを特徴とする、請求項３に記載のデータプロセッ
   サ。
5. 【請求項５】 さらに、 前記分岐ユニットに結合された条件レジスタ（３９）で
   あって、該条件レジスタはあるビットを格納し、該ビッ
   トは該受信された命令が第２のクラスの命令のメンバで
   あれば先行条件であるもの、 複数の履歴状態を格納する分岐ヒストリテーブル（５
   ０）であって、前記履歴状態の各々の１つは複数のイン
   デクスの内の異なる１つによって指示され、前記分岐ヒ
   ストリテーブルは前記履歴状態の１つの前記複数のイン
   デクスの内の１つが入力アドレスの第２のサブセットに
   論理的に等価であれば前記複数の履歴状態の１つを出力
   するもの、 前記分岐ヒストリテーブルに結合されたシーケンサユニ
   ット（１８）であって、該シーケンサユニットは前記複
   数の履歴状態の１つに応じてデコードフェッチアドレス
   を発生するもの、 を具備し、前記分岐ユニット（２０）は前記実行フェッ
   チアドレスに応じて前記複数の履歴状態の１つを修正す
   ることを特徴とする、請求項１に記載のデータプロセッ
   サ。