JPH0439733A - 先行制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要コ 先行制御方式に関し、 プログラムのループ処理の高速化を目的とし、先取りさ
れた分岐先命令を２つの命令バッファレジスタに保持し
、新たな分岐命令の分岐先アドレスが直前の分岐命令の
それと同一であるとき分岐先命令の取り出し要求をキャ
ンセルし命令バッファレジスタに保持された分岐先命令
をパイプラインへ投入するように構成される。

［産業上の利用分野］ 本発明は、データ処理装置における先行制御に関し、特
にパイプラインにおける分岐命令の制御に係る。

［従来の技術］ コンピュータプログラムの作成において、同じ処理を何
回か繰り返して行なう場合に、ＦＯＲＴＲＡＮおよび、
ＰＬ／Ｉにおける００文やＣ言語およびＢＡＳＩＣにお
けるＦＯＲ文のようなループ構造が便利に使用されてい
る。上記のようなループ構造の文はコンパイラによって
分岐命令ＢＣＴまたはＢＣに変換される。

例えばＦＯＲＴＲＡＮで書かれたＤ○文ＤＯ＝９９９　
　１＝１．１０ Ａ＝Ａ＋Ｉ Ｂ＝Ｂ＋Ａ ９９９　Ｃ０ＮＴ　Ｉ　ＮＵＥ はコンパイラによってつぎのような機械命令列に変換さ
れる。

１００：ＬＡ　　　１．　１　　（０，０）１０４：Ｌ
Ａ　　　２．　１　　（０，０）１０８：ＬＡ　　　３
．　０　　（０，０）１０Ｃ：ＬＡ　　　５．　　Ｏ（
０，０）１１０：Ｌ、Ａ　　　Ｐ、　１０（０，Ｏ）命
令列の最後（１２０）に分岐命令ＢＣＴがあり、これに
よってプログラムは命令１１４へ飛ぶ。すなわち、１１
４と１２０の間の処理は１０回繰返される。

各命令はＤ（命令解読）、Ａ（主記憶オペランドアドレ
ス生成）、Ｔ（アドレス変換）、Ｂ（キャッシュメモリ
のデータアクセス）　　Ｅ（演算）およびＷ（演算結果
の書き込み）の各サイクルから構成される。

第４図は従来技術における動作の例を示す。

分岐命令ＢＣＴが実行されると分岐命令であることが判
断されキャッシュメモリから分岐先命令が取り出され、
命令バッファレジスタにセットされる。上記動作は４サ
イクル分の時間４τを要し、通常の命令の実行に比し３
τだけ多い。

繰返しを１０回行なうループでは３Ｘ９＝２７τであり
、これはループ全体の時間６７τ（４Ｘ１０＋２７）の
実に４０％であり、分岐命令を多く含むプログラムにお
いて動作時間の大きな損失を構成している。

［発明が解決しようとする課題］ 本発明は、上記従来技術における欠点を除去し、分岐命
令によって生ずる上記時間損失を最小限に抑え、分岐命
令を多く含むプログラムの処理速度を向上する先行制御
方式を提供することを目的とする。

［課題を解決するための手段］ 本発明による先行制御方式は、パイプラインに分岐命令
が投入されたとき分岐先命令を先取りする機能を有する
パイプライン方式のコンピュータシステムにおいて、記
憶装置から取り出された分岐先命令を保持する複数の命
令バッファレジスタと、先取りされた分岐先命令を２つ
の命令バッファレジスタに保持させる回路と、分岐先命
令が有効であることを示す有効信号を発生する回路と、
新たにパイプラインに投入された分岐命令の分岐先アド
レスが直前の分岐命令の分岐先アドレスと同一であると
きに一致信号を出力する回路と、一致信号および有効信
号に基づき記憶装置に対する分岐先命令の先取り要求を
キャンセルし上記命令バッファに保持されている分岐先
命令をパイプラインへ出力する回路とを具備して構成さ
れる。

［作　用］ プログラム中ループのように同一の分岐先アドレスを有
する複数の分岐命令が何度も発生する場合において、最
初に発生した分岐命令の分岐先アドレスを２つの命令バ
ッファレジスタにセットしておき、以後、分岐命令が発
生する都度その分岐先アドレスが直前の分岐命令の分岐
先アドレスと同じであることを示す一致信号と分岐先命
令が有効であることを示す有効信号とがいずれもＯＮで
あるとき、配憶装置に対する分岐先命令の取り出し要求
をキャンセルし上記２つの命令バッファレジスタの１つ
にセットしておいた分岐先命令を取り出してパイプライ
ンに出力する。分岐命令が発生する度に上記動作を繰り
返す。これによって分岐命令の発生の都度必要な分岐先
命令のパイプラインへの投入に要する時間が大巾に短縮
される。

［実施例］ 以下、本発明の実施例について図面を参照して詳細に説
明する。

第１図は本発明による先行制御方式の一実施例を示す回
路図である。

第１図において命令バッファレジスタ１．２および３の
共通入力端子１０３には後述するように記憶制御部１９
から出力される命令ＩＦ　　ＣＨＥまたはデータ信号Ｄ
ＡＴＡが入力される。命令バッファレジスタ１．２およ
び３の各他方の入力端子１０４　、１（１７および１０
９には記憶制御部１９から各命令バッファレジスタをセ
ットするための信号ＩＤＡ、ＩＤＥおよびＩＤＣがそれ
ぞれ供給される。各命令バッファレジスタ１．２および
３はそれぞれＩＤＡ、ＩＤＥ、ＩＤＣ信号を入力したと
きＩＦ　　ＣＨＥｒｒ号を入力する。

フリップフロップ（以下ＦＦという）４．５および６は
命令バッファレジスタ１，２および３にそれぞれ対応し
、各セット端子１０１　、１０６および１０Ｂには後述
する加算器２９からセット信号５ＥＴＡ、５ＥＴＢおよ
び５ＥＴＣがそれぞれ供給される。ＦＦ４．５および６
は後述するＯＲ回路３０から共通入力端子１０２に供給
されるＲＥＳＥＴ信号によってリセットされる。ＦＦ４
．５および６のいずれかがセット状態にあるときＯＲ回
路１４からＶＡＬ　Ｉ　Ｄ信号が出力され後述の一致回
路２２を動作させる。ＦＦ４．５および６はセット状態
においてＥＮＡＢＬＥ信号をセレクタ８．９および１０
にそれぞれ出力する。

命令バッファレジスタ１．２および３の出力はセレクタ
７に入力される。セレクタ７は通常の命令選択動作を行
なう。セレクタ７の出力は命令バッファレジスタ１１に
人力され保持されると共にセレクタ１５の第１の入力と
なる。命令バッファレジスタ１１の出力は命令バッファ
レジスタ１２に入力され保持されると共にセレクタ１５
の第２の入力となる。命令バッファレジスタ１２の出力
は命令バッファレジスタ１３に入力され保持されると共
にセレクタ１５の第３の入力となる。

命令バッファレジスタ１３の出力はセレクタ１５の第４
の入力となる。

セレクタ１５は後述するＦＦ２７から供給される選択信
号ＳＥＬに応動して第１〜第４の入力の１つを選択する
。

セレクタ８．９および１０は、本発明の特徴をなすもの
である。セレクタ８は命令バッファレジスタ１の出力と
５ＥＬＷ号とＦＦ４からのＥＮＡＢＬＥ信号とを入力し
、ＥＮＡＢＬＥ信号およびＳＥＬ信号がＯＮのとき命令
バッファレジスタ１の出力をセレクタ１６へ出力する。

セレクタ９および１０も同様にそれぞれに対応するＦＦ
５および６からのＥＮＡＢＬＥ信号およびＳＥＬ信号が
ＯＮのとき命令バッファレジスタ２および３の出力をセ
レクタ１６へ出力する。

セレクタ１６はセレクタ１５．　８．　９および１０の
出力のうち１つを選択しパイプライン制御部２００へ送
出する。

パイプライン制御部２００においては、セレクタ１６か
ら送出された命令は命令デコーダ１７で解読されて分岐
命令が抽出され、アドレス計算部１８、記憶制御部１９
および分岐判断回路２ｏへ出力される。

アドレス計算部１８は命令のオペランドのアドレスまた
は分岐命令の分岐先アドレスを求める加算回路である。

アドレス計算部１８の出力端子はアドレスレジスタ２１
、記憶制御部１９および一致回路２２の一方の入力端子
に接続される。アドレスレジスタ２１はアドレス計算部
１８から出力されるアドレスを保持する。一致回路２２
の他方の入力端子にはアドレスレジスタ２１の出力端子
が接続され、これにより一致回路２２はアドレスレジス
タ２１に保持されている分岐先アドレスと新しくパイプ
ラインに供給された分岐命令の分岐先アドレスとをＯＲ
回路１４の出力信号ＶＡＬＩＤに応動して比較する。一
致した場合は一致信号をＦＦ２３およびＡＮＤ回路２４
へ出力し、不一致の場合には不一致信号をＯＲ回路３０
へ出力する。

ＦＦ２３は一致信号を１サイクルの間保持した後、ＡＮ
Ｄ回路２５へ出力する。

分岐判断回路２０は命令デコーダ１７からの入力によっ
て、分岐不成功、Ｔサイクル分岐成功およびＡサイクル
分岐成功の判断を行ない、それぞれの場合に対応して分
岐不成功信号をＯＲ回路３０へ、Ｔサイクル分岐成功信
号をＡＮＤ回路２５へ、モしてＡサイクル分岐成功信号
をＡＮＤ回路２４へ出力する。

ＡＮＤ回路２４は一致回路２２からの一致信号と分岐判
断回路２０からのＡサイクル分岐成功信号とのＡＮＤを
とりＯＲ回路２６の一方の入力端子へ出力する。一方、
ＡＮＤ回路２５は分岐判断回路２０からのＴサイクル分
岐成功信号とＦＦ２３に保持されている一致信号とのＡ
ＮＤをとり、ＯＲ回路２６の他方の入力端子へ出力する
。

ＯＲ回路２６はＡＮＤ回路２４および２５の各出力のＯ
Ｒをとりその出力によってＦＦ２７をセットする。ＦＦ
２７はセットされると端子１０５へ選択信号ＳＥＬを送
出する。

ＩＦ−ＩＤ決定回路２８は、記憶制御部１９に対して命
令取り出し要求と共にどの命令バッファレジスタ１，２
．または３にセットさせるかを示す記号ＩＰ−ＩＤを送
ると共に加算器２９へ命令バッファレジスタを指定する
信号ＩＤを送る。

加算器２９は命令デコーダ１７から分岐命令が出力され
たときＩＤ信号に＋１加算し、ＦＦ４，５および６の各
セット信号５ＥＴＡ、５ＥＴＢまたは５ＥＴＣを出力す
る。例えばＩＰ−ＩＤ決定回路２８の出力ＩＤの値が命
令バッファレジスタ２を示すとき加算器２９の出力は命
令バッファレジスタ３のセット信号５ＥＴＣとなる。Ｉ
Ｄ信号が５ＥＴＣのとき加算器２９の出力は５ＥＴＡと
なる。

記憶制御部１９は要求された命令またはデータをキャッ
シュメモリ、主メモリ等から取り出しＩＦ　　ＣＨＥま
たはＤＡＴＡ慣号として端子１０３へ出力すると共にＩ
Ｐ−ＩＤ決定回路２８からの上記ＩＰ＝ＩＤ信号に基づ
いてセットしようとする命令バッファレジスタ１．２ま
たは３に対応する信号ＩＤＡ、ＩＤＢおよびＩＤＣをそ
れぞれ端子１０４　、１０７および１０９へ出力する。

前述のようにＩＤＡ、ＩＤＢおよびＩＤＣによって命令
バッファレジスタ１．２および３はそれぞれ命令信号Ｉ
Ｆ　　ＣＨＥを人力しセットする。

本発明において特徴とするところは、ＩＰ−ＩＤ決定回
路２８から命令バッファレジスタ１゜２または３のうち
の１つを示すＩＰ−ＩＤ−Ａ。

ＢまたはＣが出力されたとき記憶制御部１９はそれに対
応するＩＤ−Ａ、ＢまたはＣと、そのつぎの番号の命令
バッファレジスタに対応するＩＤ−Ａ、ＢまたはＣとを
出力することである。

例えば、ＩＰ−ＩＤ決定回路２８からＩＦ−１Ｄ−Ｂ信
号が出力されると、記憶制御部１９からＩ　Ｄ−Ｂおよ
びＩ　Ｄ−Ｃ信号が出力され、これによって命令バッフ
ァレジスタ２および３に命令がセットされることになる
。

記憶制御部１９に対してＦＦ２７からＳ　Ｅ　Ｌ　信号
が送られると、分岐先命令の取り出し要求はキャンセル
される。

ＯＲ回路３０は分岐判断回路２０から出力される分岐不
成功信号、−数回路２２から出力される不一致信号なら
びにパイプラインクリア信号のＯＲをとり、リセット信
号としてＦＦ４，５および６へ出力する。

以下、第１図の回路の動作について説明する。

命令バッファレジスタ１が使用中のとき分岐命令ＢＣＴ
がパイプラインに投入されたとする。

命令デコーダ１７は分岐命令をアドレス計算部１８およ
び記憶制御部１９へ出力する。アドレス計算部１８は分
岐先アドレスを求めこれを記憶制御部１９へ出力すると
共に分岐先アドレスをアドレスレジスタ２１に出力し保
持させる。

記憶制御部１９は主メモリまたはキャッシュメモリから
分岐先命令を取り出しＩＦ　　ＣＨＥ信号として入力端
子１０３へ出力する。上記動作と同時にＩＰ−ＩＤ決定
回路２８は記憶制御部１９に対してＩ　Ｆ−Ｉ　Ｄ−Ｂ
信号を出力する。記憶制御部１９は命令デコーダ１７か
ら受けた分岐命令と、ＩＰ−ＩＤ決定回路２８から受け
たＩＦ−ＩＤ−Ｂ信号とに応じてＩＤＢおよびＩＤＣの
両方の信号を出力し命令バッファレジスタ２および３を
同時にセット状態にする。上記動作により、分岐先命令
が命令バッファレジスタ２および３にセットされる。

つぎに新たな分岐命令がバイブラインに投入されると、
上記のように命令デコーダ１７から記憶制御部１９に対
して分岐命令が送られ分岐先命令の取り出し要求がなさ
れる。しかしこの場合、アドレス計算部１８によって求
められた分岐先アドレスはアドレスレジスタ２１に保持
されると共に直接−数回路２２へ出力されここで既にア
ドレスレジスタ２１に保持されていたアドレスと比較さ
れる。両者のアドレスが一致する場合はＦＦ２３がセッ
トされ、ＡＮＤ回路２４および２５が動作状態となる。

不一致の場合はＯＲ回路３０からＲＥＳＥＴ信号が出力
され、これによってＦＦ４゜５および６はリセットされ
セレクタ８．９および１０はＯＦＦとなると共にＯＲ回
路１４からＶＡＬＩＤ信号は出力されない。

第２図はＡサイクル分岐成功の場合の例を示す。第２図
において分岐命令のＡサイクルで分岐が行なわれると、
分岐判断回路２０からＡサイクル分岐成功信号がＡＮＤ
回路２４へ出力される。

このとき分岐先アドレスが前回の分岐命令のそれと同一
であるとＡＮＤ回路２４からＯＲ回路２６およびＦＦ２
７を経てＳＥＬ信号が出力される。

第３図はＴサイクル分岐成功の場合を示すタイミングチ
ャートである。この場合は分岐命令のＴサイクルで分岐
が成功し、かつ前回と今回の分岐先アドレスが同一であ
るとＡＮＤ回路２５からＯＲ回路２６およびＦＦ２７を
経てＳ　Ｅ　Ｌ　４Ｍ号が出力される。

上記ＡおよびＴサイクル分岐成功のいずれの場合におい
ても、ＳＥＬ信号が記憶制御部１９おび端子１０５へ出
力され、分岐先命令の取り出し要求はキャンセルされ、
分岐先アドレス＋８の取り出し要求が記憶制御部１９に
対して出される。

またＦＦ２７から出力されるＳ　Ｅ　Ｌ　４３号と加算
器２９から出力される５ＥＴＣ信号によってセレクタ１
０が動作し、命令バッファレジスタ３が選択される。

第２図および第３図に示すように、ＡおよびＴサイクル
分岐成功の場合はそれぞれ２τおよび１τだけ従来技術
における動作時間を短縮することができ、従って分岐を
含むプログラムの高速処理が可能となる。

分岐が不成功の場合、前回と今回の分岐アドレスが異な
る場合、ならびにパイプラインクリア時はＯＲ回路３０
からＲＥＳＥＴ慣号が出力されＦＦ４，５および６はリ
セットされ、従ってセレクタ８．９および１０は動作せ
ず、またＯＲ回路１４からのＶＡＬＩＤ信号は出力され
ない。

［発明の効果コ 分岐先アドレスが直前の分岐命令のそれと同一な場合、
分岐先命令はキャッシュメモリまたは主メモリから取り
出す必要がないので、特に分岐命令を使ったループにお
いて動作時間が著しく短縮する。

【図面の簡単な説明】

第１図は本発明の構成を示す回路、第２ｒＩＩＪおよび
第３図は第１図に示す回路の動作の例を示す命令タイミ
ングチャート、第４図は従来技術を示す命令タイミング
チャートである。 １〜３，１１〜１３・・・・・・命令バッファレジスタ
、４〜６．２３．２７・・・・・・ＦＦ（フリップフロ
ップ）、７〜１０．　１５．　１６・・・・・・セレク
タ、１４．２６．３０・・・用ＯＲ回路、１７・・・・
・・命令デコーダ、１８・・・・・・アドレス計算部、
１９・・・−・・記憶制御部、２０・・・・・・分岐判
断回路、２１・・・・・・アドレスレジスタ、２２・・
・・・・−数回路、２４．２５・・・・・・ＡＮＤ回路
、２８・・・・・・ＩＦ−ＩＤ決定回路、 ２９・・・・・・加算器 ＣＴ

Claims (1)

1. 【特許請求の範囲】 パイプラインに分岐命令が投入されたとき分岐先命令を
   先取りする機能を有するパイプライン方式のコンピュー
   タシステムにおいて、 記憶装置から取り出された命令を保持する複数のバッフ
   ァレジスタと、 先取りされた分岐先命令を２つの前記命令バッファレジ
   スタに保持させる手段と、 分岐先命令が有効であることを示す有効信号を発生する
   手段と、 新たにパイプラインに投入された分岐命令の分岐先アド
   レスが直前の分岐命令の分岐先アドレスと同一であると
   きに一致信号を出力する手段と、 前記一致信号と前記有効信号に基づき記憶装置に対する
   分岐先命令の先取り要求をキャンセルし、前記命令バッ
   ファレジスタに保持されている分岐先命令をパイプライ
   ンへ出力する手段とを有する先行制御方式。