JP2811983B2 - プログラマブル・コントローラ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、迅速なＮＯＰ処理を実
現するプログラマブル・コントローラに関する。

【０００２】

【従来の技術】従来より、プログラマブル・コントロー
ラ（以下、ＰＣと記載する）は、例えば作業現場等にお
いて発生する複数の物量的情報、或いは論理的情報に対
応して所定の出力制御（シーケンス制御）を行うように
プログラミングできるようになっている。通常、工程の
進行状況、作業手順等の現場の態様は流動的なものであ
る。このため、作業現場のシーケンス制御の手順につい
ては、元来、仕様がなかなか決らない、また、決っても
すぐ変る、さらには、ＰＣの試運転中であれ実際の運転
中であれ、変更や改造が絶えず発生する等のことがあっ
た。そして、これらの変化に容易に対処できるようにす
るために、上記プログラミングの記述方法については種
々のものが考えられてきた。いずれの場合においても、
従来ハードウエアの面でもソフトウエアの面でもコンピ
ュータに関しては無縁であった現場の人々でも、ＰＣを
用いて容易に制御手順を構築できるようにするという当
初からの目的に基づいて、通常、ＰＣのプログラミング
はコンピュータプログラミングとは全く異なる記述形式
を伴うものである。

【０００３】そして、近年においては、ＳＦＣ（Sequen
cial Function Cｈart ）という国際規格（ＩＥＣ SC65
A/WG6）の記述形式が知られている。これは、図３に示
すように、制御対象となる各工程をステップ３１と呼ば
れるもので記述し、そのステップ３１の中に、その工程
で行うべき仕事の内容（制御）をアクション３３という
形でプログラムする。この、アクション３３の記述（ア
クションプログラム３４）は、概ね従来の、ＰＣ化以前
に現場で用いられていた接点やコイルのシンボルマーク
による展開接続図（リレー回路図）と同様のものであ
る。また、個々のステップ３１は、トラジション３２で
区切られている。そして、アクション３３のタイプは制
御方式の種類に応じて９種類に分類され、これはアクシ
ョンクォリファイと呼ばれている。そして、アクション
３３は、ステップ３１の活性（対応する工程が制御対象
となっているか否か）と、アクションクォリファイとに
より、実行／非実行が決定される。

【０００４】従来より、ＰＣにおいては、例えば、その
主要部は図４に示すような構成となっている。そして、
プログラミングの記述方法の違いに係わらず、そのプロ
グラム（ワード単位で機械語に翻訳されたビット情報）
はプログラム格納メモリ４２にアドレス順に順次書き込
まれ、クロック信号でカウントされるアドレスカウンタ
によりそのアドレス順に逐次読み出されるようになって
いる。読み出されたプログラムデータはデコーダで解析
された後、解析された信号に基づいてデータメモリ４３
から対応するデータが読み出されて論理演算が行われ
る、ということが繰り返されて１個の出力信号が決定さ
れる。その出力信号はデータメモリ４３の出力データ領
域に書き込まれた後、出力部に読み出されてシーケンス
制御の出力信号となる。すなわち、これが従来のリレー
回路の最終出力と同じものとなる。そして、ＰＣでは、
次のプログラムが読み出され、次の入力信号の解析がな
され、上記動作が繰り返される。

【０００５】上記ＳＦＣ記述に基づくプログラムも同様
にプログラム格納メモリ４２に書き込まれたのち、逐次
的に読み出される。したがって、プログラム実行時にお
いて非実行が決定されたステップのプログラムは、その
ステップのアクションの終点まで、単にプログラムメモ
リから順次読み出されるだけで、演算処理は行われない
ようになっていた。

【０００６】そして、上述したように、プログラムが単
にプログラムメモリから順次読み出されるだけで、演算
処理そのものは行われないというようにするには、図５
のフローチャートに示すような処理を、アクションプロ
グラム毎に繰り返していく必要があった。

【０００７】これを説明すると、図５において、アクシ
ョンプログラムを読み出す（ロードする）（処理Ｓ５０
１）。これは、上述したように、順次カウントアップさ
れるアドレスカウンタの値に応じて、プログラムメモリ
から逐次読み出されるものである。

【０００８】次に、ＮＯＰ処理中であるか否か判定用デ
ータをメモリから読み出し（処理Ｓ５０２）、続いて、
その判定用データがＮＯＰ（No Operation）処理を示す
データか否かを判定する（処理Ｓ５０３）。すなわち、
上記ロードしたアクションプログラムがＮＯＰ（No Ope
ration）処理中のものであるか否か、換言すれば、当該
ステップが、非実行のステップと決定されたものである
か否かを判定する。このステップ非実行（ＮＯＰ処理）
については、制御手順設定の際、ＮＯＰ命令が書き込ま
れているメモリアドレスを示すプログラム記述を設定す
る等して予め定めておくものである。

【０００９】上記の判定で、ＮＯＰ処理中でなければ演
算が実行されるが（処理Ｓ５０６）、ＮＯＰ処理中であ
れば処理Ｓ５０６の演算処理へは進まず、同じアクショ
ン内の命令指示アドレス（当該命令が書き込まれている
メモリアドレス）を読み込み（処理Ｓ５０４）、加算処
理を行って次のアクションの先頭プログラムアドレスを
算出する（処理Ｓ５０５）。そして、上記処理Ｓ５０１
のアクションプログラムロードの処理に戻る、という処
理動作を実行する必要があった。

【００１０】

【発明が解決しようとする課題】ところで、上記のよう
に、ステップがＮＯＰ処理中である場合には、図５に示
す一連の判定処理及びその後に続くアクションプログラ
ムの先頭アドレス算出処理（処理Ｓ５０２〜Ｓ５０５）
が繰り返し必要とされる。そして、これに要する処理時
間は演算処理に比して極めて長時間となり、時間の無駄
が多いという問題があった。例えば、同図の各処理に対
応して括弧内に示す数値は、内部バス１６ビット、外部
ポート８ビットの標準的な汎用マイクロプロセッサを用
いた場合の各処理時間をクロック数で示したものである
が、処理Ｓ５０２〜Ｓ５０５の合計処理時間は３３クロ
ックとなる。これに対してマイクロプロセッサの命令実
行最少時間は１クロックであり、１個のアクション内の
論理演算に３３クロックも要することはなく、極めて短
時間である。

【００１１】上記のように、ＮＯＰ処理中に繰り返され
る判定処理時間の分だけ、次に実行が決定されているス
テップのアクションの演算実行が遅れるという問題点を
有していた。

【００１２】本発明の目的は、迅速なＮＯＰ処理を実現
するプログラマブル・コントローラを提供することを目
的とする。

【００１３】

【課題を解決するための手段】図１は、本発明のブロッ
ク図である。本発明は、演算結果が書き込まれる記憶手
段１０１と、該記憶手段１０１に書き込まれる演算結果
を演算により算出する演算手段１０２と、該演算手段に
より算出された演算結果を前記記憶手段に書き込む書込
手段１０３を有するプログラマブル・コントローラに適
用される。

【００１４】書込禁止手段１０４は、ＮＯＰ処理中であ
る時は書込手段１０３による上記演算結果の書き込みを
禁止する。同手段は例えばフリップフロップ等からな
る。

【００１５】

【作用】本発明では、ＮＯＰ処理中であるときは、書込
禁止手段１０４により演算結果の書き込みが禁止され
る。

【００１６】このように、ＮＯＰ処理中は、演算が行わ
れても算出された演算結果が記憶装置等に書き込まれな
い。したがって、ＮＯＰ処理中には演算を行うか否かの
判定を行う必要がなくなるのでＮＯＰ処理中の処理時間
を短縮することができる。

【００１７】

【実施例】以下、図面を参照しながら本発明の実施例に
ついて詳細に述べる。本発明では、ＮＯＰ処理中でもプ
ログラムに基づいて演算を実行し、ただしその演算の結
果がメモリには書き込まれないようにするところに大き
な特徴がある。

【００１８】図２は、本発明に係わる実施例の回路構成
図である。演算プロセッサ２０１には、アドレスバス２
０７、データバス２０８及び読み出し信号線２０９−１
を介してデータメモリ２０２が接続されている。また、
アドレスバス２０７には、アドレスデコーダ２０３がそ
の入力側で接続されている。また、データバス２０８に
は、フリップフロップ２０５がそのセット端子で接続さ
れている。さらに、演算プロセッサ２０１には、書き込
み信号線２０９−２を介して、負論理オアゲート（以
下、単にオアゲートと記載）２０４及びオアゲート２０
６が、それぞれの一方の入力端子で接続されている。そ
して、オアゲート２０４の他方の端子はアドレスデコー
ダ２０３の出力側端子（信号線）２０９−４に接続され
ており、出力側はフリップフロップ２０５の入力端子に
接続されている。また、オアゲート２０６の他方の端子
はフリップフロップ２０５の出力端子に接続されてお
り、出力側は書き込み信号線２０９−３を介してデータ
メモリ２０２に接続されている。また、アドレスデコー
ダ２０３の出力側は、上記信号線２０９−４の他、信号
線２０９−５等も有しており、その信号線２０９−５に
はデータメモリ２０２のチップセレクタ端子に接続され
ている。

【００１９】演算プロセッサ２０１は、特には図示しな
いプログラムメモリからプログラムを読み出して、その
読み出したプログラムにより指示されるアドレスデータ
Ａをアドレスバス２０７に出力し、同時に信号線２０９
−１にデータ読み出し信号「−Ｒ」を出力することによ
り、データバス２０８を介してデータメモリ２０２から
データＤを読み出す。そして、読み出したデータＤを用
いて演算を行なう。そして、その演算が途中の演算であ
れば特には図示しない内蔵のアキュムレータに結果を保
持し、再び上記のようにプログラム読み出し、アドレス
データ送出、データ読み出し、及びそのデータとアキュ
ムレータにある上記結果データとによる演算とを繰り返
す。また、その演算が最終演算であれば、結果をデータ
メモリ２０２の出力データエリアに書き込むために、最
終算出データＤをデータバス２０８に、その書き込むべ
きアドレスデータＡをアドレスバス２０７に、そして、
アクティブな“Ｌ”レベルの書き込み信号「−Ｗ」を信
号線２０９−２に出力する。

【００２０】そしてまた、演算プロセッサ２０１は、ア
クションプログラムの先頭で読み出したデータが、その
アクションがＮＯＰ処理であることを示している場合に
は、データＤ（「０」）をデータバス２０８に出力し、
フリップフロップ２０５のアドレスデータＡをアドレス
バス２０７に出力する。さらに、“Ｌ”レベルの書き込
み信号「−Ｗ」を信号線２０９−２へ出力する。

【００２１】アドレスデコーダ２０３は、アドレスデー
タＡをデコードして、データメモリ２０２のアドレスが
指定されていれば、信号線２０９−５に“Ｌ”レベルの
信号「−ＣＳ」を出力するが、上記のようにオアゲート
２０４をアドレス指定するものであれば、“Ｌ”レベル
の信号ｃを信号線２０９−４を介してオアゲート２０４
の一方の入力端子に出力する。

【００２２】オアゲート２０４の他方の入力端子には、
演算プロセッサ２０１から出力された“Ｌ”レベルの信
号「−Ｗ」が入力する。オアゲート２０４は、このよう
に両入力端子に“Ｌ”レベルが入力したときのみ、その
出力端子から“Ｌ”レベルの信号を出力する。このオア
ゲート２０４の“Ｌ”レベルの出力信号はデータ取り込
み指令信号としてフリップフロップ２０５に入力する。
フリップフロップ２０５は、このデータ取り込み指令信
号に基づいて、上記演算プロセッサ２０１からデータバ
ス２０８に出力されているデータＤ（「０」）を自らの
セット端子に取り込むことによりセットされ、“Ｈ”レ
ベルの信号ｈを、オアゲート２０６に出力する。

【００２３】オアゲート２０６も、両入力端子に“Ｌ”
レベルが入力した時のみ、その出力端子の出力信号「−
Ｗ」がアクティブな“Ｌ”レベルとなる。そして、信号
線２０９−３を介してデータメモリ２０２にアクティブ
な書き込み指令信号となって入力する。しかし、いずれ
か一方の又は双方の入力端子に“Ｈ”レベルが入力する
と、その出力端子の出力は“Ｈ”レベルとなる。したが
って、上記のように、オアゲート２０６の一方の入力端
子に入力するフリップフロップ２０５からの信号ｈが
“Ｈ”レベルとなったときは、他方の入力端子に信号線
２０９−２を介して入力する演算プロセッサ２０１から
の書き込み信号「−Ｗ」がロー／ハイいずれのレベルで
あれ、その出力端子の出力が“Ｈ”レベルとなる。

【００２４】換言すれば、この時、演算プロセッサ２０
１からの書き込み信号「−Ｗ」がアクティブな“Ｌ”レ
ベルであっても、オアゲート２０６からの出力「−Ｗ」
は“Ｈ”レベルとなってデータメモリ２０２に入力する
ので、書き込み指令信号とはならず、例えデータバス２
０８へデータメモリ２０２に対するデータが出力されて
いてもデータの書き込みは行われない。

【００２５】上記のようにして、演算プロセッサ２０１
が、アクションプログラムの先頭で、そのアクションが
ＮＯＰ処理であることを示すデータを読み出したとき
は、オアゲート２０６からの出力が常に“Ｈ”レベルに
設定される。そして、以後フリップフロップ２０４がリ
セットされるまでは、出力が“Ｈ”レベルの状態とな
る。従って、演算プロセッサ２０１がＮＯＰ処理中のプ
ログラムによる演算を行って、それに伴い、演算結果の
書き込み指令を出力しても、その演算されたデータが、
データメモリ２０２に書き込まれることはない。すなわ
ち、シーケンス制御用出力信号が生成されることがな
い。

【００２６】これにより、ＮＯＰ処理を行ったと同様の
制御信号の非出力動作が得られる。そして、動作時間は
短縮される。

【００２７】

【発明の効果】本発明によれば、ＮＯＰ処理中でもプロ
グラムに基づいて演算の実行を続け、その演算の結果を
メモリに書き込むことだけを非実行とするので、迅速な
ＮＯＰ処理を実現することが可能となる。特にＳＦＣ記
述に基づいて動作する場合にはＮＯＰ処理の迅速性は顕
著なものとなる。

【図面の簡単な説明】

【図１】本発明のブロック図である。

【図２】本発明に係わる実施例の構成図である。

【図３】ＳＦＣの記述形式を説明する図である。

【図４】従来のＰＣの構成図である。

【図５】従来のＰＣにおけるＮＯＰ処理を説明するフロ
ーチャートである。

【符号の説明】

１０１ 記憶手段 １０２ 演算手段 １０３ 書込手段 １０４ 書込禁止手段 ２０１ 演算プロセッサ ２０２ データメモリ ２０３ デコーダ ２０４、２０６ 負論理オアゲート ２０５ フリップフロップ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 演算結果が書き込まれる記憶手段（１０
   １）と、該記憶手段（１０１）に書き込まれる演算結果
   を演算により算出する演算手段（１０２）と、該演算手
   段（１０２）により算出された演算結果を前記記憶手段
   （１０１）に書き込む書込手段（１０３）を有するプロ
   グラマブル・コントローラにおいて、ＮＯＰ処理中であ
   る時は前記書込手段（１０３）による前記記憶手段（１
   ０１）に対する前記演算手段（１０２）により算出され
   た演算結果の書き込みを禁止する書込禁止手段（１０
   ４）と、を具備することを特徴とするプログララマブル
   ・コントローラ。