JP2811671B2 - 同期信号検出装置 - Google Patents
同期信号検出装置Info
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- JP2811671B2 JP2811671B2 JP63012230A JP1223088A JP2811671B2 JP 2811671 B2 JP2811671 B2 JP 2811671B2 JP 63012230 A JP63012230 A JP 63012230A JP 1223088 A JP1223088 A JP 1223088A JP 2811671 B2 JP2811671 B2 JP 2811671B2
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- Japan
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- synchronization signal
- signal
- phase
- bits
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、同期信号検出装置、特に高速で入力され
るシリアル信号列から同期信号を検出する同期信号検出
装置に関する。
るシリアル信号列から同期信号を検出する同期信号検出
装置に関する。
従来、高速（例えば64MbPS）で入力されるシリアル信
号列から、同期信号のデータパターンを検出するに際し
ては、上述のシリアル信号列をシフトレジスタに入力
し、高速でデータパターンの一致検出を行うことが一般
的であった。
号列から、同期信号のデータパターンを検出するに際し
ては、上述のシリアル信号列をシフトレジスタに入力
し、高速でデータパターンの一致検出を行うことが一般
的であった。
上述したような従来技術にあっては、高速の論理回路
（ECL）を使用しなければならず、もし同期信号のデー
タパターンが長い場合或いは、一致検出のアルゴリズム
が複雑な場合には、上述の論理回路（ECL）を構成する
上で種々の問題点があった。即ち、論理回路（ECL）を
ディスクリートで組み立てるにしても或いはゲートアレ
イ化,IC化するにしても、装置が大型化するのみなら
ず、集積度が不足し、更に消費電力が過大になるという
問題点があり、これら問題点の改善が望まれていた。
（ECL）を使用しなければならず、もし同期信号のデー
タパターンが長い場合或いは、一致検出のアルゴリズム
が複雑な場合には、上述の論理回路（ECL）を構成する
上で種々の問題点があった。即ち、論理回路（ECL）を
ディスクリートで組み立てるにしても或いはゲートアレ
イ化,IC化するにしても、装置が大型化するのみなら
ず、集積度が不足し、更に消費電力が過大になるという
問題点があり、これら問題点の改善が望まれていた。
従って、この発明の目的は、高速で入力されるシリア
ル信号列中で、短いデータパターンの検出を前もって行
うことにより、シリアル信号列中の同期信号のデータパ
ターンの検出を、より低速で行う同期信号検出装置を提
供することにある。
ル信号列中で、短いデータパターンの検出を前もって行
うことにより、シリアル信号列中の同期信号のデータパ
ターンの検出を、より低速で行う同期信号検出装置を提
供することにある。
この発明は、入力されるシリアルデータ中の特定のデ
ータパターンの同期信号を検出する同期信号検出装置に
おいて、 入力されるシリアルデータをパラレルデータに変換し
て出力するシリアルパラレル変換手段と、 パラレルデータに同期信号のデータパターンが含まれ
る場合に、パラレルデータと同期信号の間の位相関係
を、パラレルデータの上位の複数ビットで且つ同期信号
より少ないビットのデータから検出する位相検出手段
と、 検出された位相に基づいて、パラレルデータの位相を
シフトさせる手段と、 シフトされたデータに基づいて、同期信号の検出を行
う手段とからなり、 シリアルデータをパラレルデータに変換する位相が同
期信号に一致している状態から変換する位相を下位方向
に１ビットずつずらしたときに、上位の複数ビットのデ
ータパターンが互いに異なるように、同期信号のデータ
パターンを選定することを特徴とする同期信号検出装置
である。
ータパターンの同期信号を検出する同期信号検出装置に
おいて、 入力されるシリアルデータをパラレルデータに変換し
て出力するシリアルパラレル変換手段と、 パラレルデータに同期信号のデータパターンが含まれ
る場合に、パラレルデータと同期信号の間の位相関係
を、パラレルデータの上位の複数ビットで且つ同期信号
より少ないビットのデータから検出する位相検出手段
と、 検出された位相に基づいて、パラレルデータの位相を
シフトさせる手段と、 シフトされたデータに基づいて、同期信号の検出を行
う手段とからなり、 シリアルデータをパラレルデータに変換する位相が同
期信号に一致している状態から変換する位相を下位方向
に１ビットずつずらしたときに、上位の複数ビットのデ
ータパターンが互いに異なるように、同期信号のデータ
パターンを選定することを特徴とする同期信号検出装置
である。
高速で入力されるシリアルなデータからパラレルに変
換される。このパラレルに変換されたデータから同期信
号と思われるデータパターン及び同期信号とした場合の
位相が検出される。
換される。このパラレルに変換されたデータから同期信
号と思われるデータパターン及び同期信号とした場合の
位相が検出される。
上述の検出結果に基づいて、正規の同期信号と思われ
るデータパターンに補正するため、パラレルなデータが
シフトされる。このシフトされたデータパターンと、同
期信号が比較され、一致した場合は、上述の位相差が解
消されたデータパターン〔同期信号〕とデータが出力さ
れる。
るデータパターンに補正するため、パラレルなデータが
シフトされる。このシフトされたデータパターンと、同
期信号が比較され、一致した場合は、上述の位相差が解
消されたデータパターン〔同期信号〕とデータが出力さ
れる。
〔実施例〕 以下、この発明の一実施例について第１図乃至第４図
を参照して説明する。
を参照して説明する。
第１図には、同期信号検出装置のブロック図を示す。
シリアルなデジタルデータの加えられる端子９にはフ
リップフロップ１が接続されており、更にフリップフロ
ップ１乃至フリップフロップ８が縦続接続されている。
そして、フリップフロップ１乃至フリップフロップ８の
夫々の出力が８ビットパラレルの状態でフリップフロッ
プ15に供給されている。
リップフロップ１が接続されており、更にフリップフロ
ップ１乃至フリップフロップ８が縦続接続されている。
そして、フリップフロップ１乃至フリップフロップ８の
夫々の出力が８ビットパラレルの状態でフリップフロッ
プ15に供給されている。
端子９から高速、例えば64MbPSで加えられるシリアル
なデータは、第２図に示すように、１ブロックが同期信
号SYNC（16ビット）＋ID信号（16ビット）＋データ信号
（186×８ビット）の構成とされており、これが連続し
て供給される。尚、この同期信号は、固定データパター
ンであり、ID信号からはアドレスが抽出される。
なデータは、第２図に示すように、１ブロックが同期信
号SYNC（16ビット）＋ID信号（16ビット）＋データ信号
（186×８ビット）の構成とされており、これが連続し
て供給される。尚、この同期信号は、固定データパター
ンであり、ID信号からはアドレスが抽出される。
今、Ｎ番目のブロック（ID信号より抽出されるアドレ
スを、例えばＮとする）のデータが供給されているとす
ると、このデータは、端子10より供給されるクロック信
号CK1に同期して、フリップフロップ１からフリップフ
ロップ８まで取り込まれる。フリップフロップ１乃至フ
リップフロップ８の夫々の出力が同時に取り出されるこ
とで、データはシリアルから８ビットパラレルに変換さ
れ、８ビット分のフリップフロップ15に供給される。ま
たフリップフロップ15からは、８ビットパラレルのデー
タがメモリ11に供給されている。
スを、例えばＮとする）のデータが供給されているとす
ると、このデータは、端子10より供給されるクロック信
号CK1に同期して、フリップフロップ１からフリップフ
ロップ８まで取り込まれる。フリップフロップ１乃至フ
リップフロップ８の夫々の出力が同時に取り出されるこ
とで、データはシリアルから８ビットパラレルに変換さ
れ、８ビット分のフリップフロップ15に供給される。ま
たフリップフロップ15からは、８ビットパラレルのデー
タがメモリ11に供給されている。
上述のクロック信号CK1は分周回路12にも供給され、
この分周回路12で1/8の周波数に分周される。この分周
されたクロック信号CK2がフリップフロップ15乃至フリ
ップフロップ19,メモリ11,後述するフリップフロップ25
乃至フリップフロップ28に供給される。
この分周回路12で1/8の周波数に分周される。この分周
されたクロック信号CK2がフリップフロップ15乃至フリ
ップフロップ19,メモリ11,後述するフリップフロップ25
乃至フリップフロップ28に供給される。
分周されたクロック信号CK2に同期して、８ビットパ
ラレルのデータがフリップフロップ15に取り込まれる。
フリップフロップ15に対してフリップフロップ16,17,1
8,19が縦続接続され、フリップフロップ15からフリップ
フロップ19迄上述の分周されたクロック信号CK2に同期
してデータが順次シフトする。フリップフロップ16乃至
フリップフロップ19の夫々の出力は、バレルシフタ13に
32ビットパラレルで供給され、またフリップフロップ19
の上位４ビットのデータ〔以下、４ビットデータと称す
る〕が位相検出器14に供給される。
ラレルのデータがフリップフロップ15に取り込まれる。
フリップフロップ15に対してフリップフロップ16,17,1
8,19が縦続接続され、フリップフロップ15からフリップ
フロップ19迄上述の分周されたクロック信号CK2に同期
してデータが順次シフトする。フリップフロップ16乃至
フリップフロップ19の夫々の出力は、バレルシフタ13に
32ビットパラレルで供給され、またフリップフロップ19
の上位４ビットのデータ〔以下、４ビットデータと称す
る〕が位相検出器14に供給される。
位相検出器14は、同期信号に相当する16ビット全部を
検出の対象とすることなく、入力される４ビットデータ
のみを以て入力されつつあるデータが同期信号の固定デ
ータパターンに該当するか否かを検出するものである。
上述の４ビットデータがもし同期信号の固定データパタ
ーンの一部に該当する場合には、固定データパターン中
における４ビットデータの位置を判断し、第３図Ａに示
す固定データパターンの第１ビットから４ビットデータ
の先頭ビット迄のビット数を補正量CNとして算出する。
そして、この補正量CNに対応する補正信号SCをバレルシ
フタ13,20及びラッチ21に出力する。
検出の対象とすることなく、入力される４ビットデータ
のみを以て入力されつつあるデータが同期信号の固定デ
ータパターンに該当するか否かを検出するものである。
上述の４ビットデータがもし同期信号の固定データパタ
ーンの一部に該当する場合には、固定データパターン中
における４ビットデータの位置を判断し、第３図Ａに示
す固定データパターンの第１ビットから４ビットデータ
の先頭ビット迄のビット数を補正量CNとして算出する。
そして、この補正量CNに対応する補正信号SCをバレルシ
フタ13,20及びラッチ21に出力する。
第３図Ａに示すように、同期信号の固定データパター
ンが例えば“0000110010101111"の16ビットとされてい
る場合、適当な位相によってシリアル−パラレル変換さ
れた同期信号の固定データパターンは、第３図Ｂ乃至同
図Ｉに示されているように８種類（P1〜P8）しか存在し
ない。第４図Ａから同図Ｈに示される８種類の位相P1〜
P8の固定データパターンの先頭の４ビットデータは、夫
々が独立したデータパターンであることが判る。従っ
て、この４ビットデータを見れば、同期信号がどのよう
な位相を伴って入っているのかを検出することが可能で
ある。位相検出器14では、供給される４ビットデータを
固定データパターンの一部として検出する。そして、そ
の位相を例えば第３図Ｅに示す位相P4として検出する
と、補正量CN（位相P4の場合は３ビット）を算出し、こ
の補正量CNに対応する補正信号SCをバレルシフタ13,20
及びラッチ21に出力する。上述の補正量CNは、第３図Ａ
に示される同期信号の固定データパターンに於いて、第
１番目のビットから４ビットデータの先頭ビット迄のビ
ット数であり、同図Ｅの位相P4では補正量が３ビットと
なる。
ンが例えば“0000110010101111"の16ビットとされてい
る場合、適当な位相によってシリアル−パラレル変換さ
れた同期信号の固定データパターンは、第３図Ｂ乃至同
図Ｉに示されているように８種類（P1〜P8）しか存在し
ない。第４図Ａから同図Ｈに示される８種類の位相P1〜
P8の固定データパターンの先頭の４ビットデータは、夫
々が独立したデータパターンであることが判る。従っ
て、この４ビットデータを見れば、同期信号がどのよう
な位相を伴って入っているのかを検出することが可能で
ある。位相検出器14では、供給される４ビットデータを
固定データパターンの一部として検出する。そして、そ
の位相を例えば第３図Ｅに示す位相P4として検出する
と、補正量CN（位相P4の場合は３ビット）を算出し、こ
の補正量CNに対応する補正信号SCをバレルシフタ13,20
及びラッチ21に出力する。上述の補正量CNは、第３図Ａ
に示される同期信号の固定データパターンに於いて、第
１番目のビットから４ビットデータの先頭ビット迄のビ
ット数であり、同図Ｅの位相P4では補正量が３ビットと
なる。
尚、第３図Ａの固定データパターンの位相P1〜P8の詳
細が同図Ｂ〜同図Ｉに示されており、第４図Ａ〜同図Ｈ
には各位相P1〜P8に対応する32ビットのデータパターン
と補正量CNの関係が夫々示されている。そして、第３図
Ｂ〜Ｉと、第４図Ａ〜Ｈは夫々対応しているものであ
る。
細が同図Ｂ〜同図Ｉに示されており、第４図Ａ〜同図Ｈ
には各位相P1〜P8に対応する32ビットのデータパターン
と補正量CNの関係が夫々示されている。そして、第３図
Ｂ〜Ｉと、第４図Ａ〜Ｈは夫々対応しているものであ
る。
メモリ11は、前述したようにフリップフロップ15から
の８ビットパラレルのデータ、具体的には第２図に示す
１ブロックのデータ〔同期信号16ビット＋ID信号16ビッ
ト＋データ信号186×８ビット〕を記憶するものであ
る。
の８ビットパラレルのデータ、具体的には第２図に示す
１ブロックのデータ〔同期信号16ビット＋ID信号16ビッ
ト＋データ信号186×８ビット〕を記憶するものであ
る。
前述のようにフリップフロップ15からＮ番目のブロッ
クのデータが８ビットパラレルで出力されると同時に、
メモリ11から１ブロック遅れのデータ、即ち（Ｎ−１）
番目のブロックのデータ（アドレスは（Ｎ−１））がク
ロック信号CK2に同期してフリップフロップ25に供給さ
れる。縦続接続されているフリップフロップ25乃至フリ
ップフロップ28は、前述のフリップフロップ16乃至フリ
ップフロップ19と同様、夫々フリップフロップが８個ず
つ並列に配されている。上述の（Ｎ−１）番目のブロッ
クのデータは、フリップフロップ25からフリップフロッ
プ28まで順次、分周して形成されたクロック信号CK2に
同期してシフトすると共に、各フリップフロップの出力
は、バレルシフタ20に32ビットパラレルで供給される。
またフリップフロップ28からは、８ビットパラレルのデ
ータがバレルシフタ22に供給される。
クのデータが８ビットパラレルで出力されると同時に、
メモリ11から１ブロック遅れのデータ、即ち（Ｎ−１）
番目のブロックのデータ（アドレスは（Ｎ−１））がク
ロック信号CK2に同期してフリップフロップ25に供給さ
れる。縦続接続されているフリップフロップ25乃至フリ
ップフロップ28は、前述のフリップフロップ16乃至フリ
ップフロップ19と同様、夫々フリップフロップが８個ず
つ並列に配されている。上述の（Ｎ−１）番目のブロッ
クのデータは、フリップフロップ25からフリップフロッ
プ28まで順次、分周して形成されたクロック信号CK2に
同期してシフトすると共に、各フリップフロップの出力
は、バレルシフタ20に32ビットパラレルで供給される。
またフリップフロップ28からは、８ビットパラレルのデ
ータがバレルシフタ22に供給される。
バレルシフタ13,20は、夫々入力される32ビットのデ
ータと共に、以前に入力されたデータの下位側の７ビッ
トのデータを保持している。そして前述の補正信号SCに
て規定される補正量CNに基づいて32ビットのデータパタ
ーンを決定する。そしてバレルシフタ13,20では、第４
図Ｄに示されるように、前述の補正信号SCにて規定され
る補正量CNの３ビット分、データパターンの範囲をシフ
トすることにより、第３図Ｅに示される位相P4のズレを
解消し、同期信号及びID信号を含むと思われる新たなデ
ータパターンを決定する。この32ビットのデータパター
ンの内上位16ビットは、同期信号と思われる固定データ
パターンであり、下位16ビットは、ID信号と思われるデ
ータである。
ータと共に、以前に入力されたデータの下位側の７ビッ
トのデータを保持している。そして前述の補正信号SCに
て規定される補正量CNに基づいて32ビットのデータパタ
ーンを決定する。そしてバレルシフタ13,20では、第４
図Ｄに示されるように、前述の補正信号SCにて規定され
る補正量CNの３ビット分、データパターンの範囲をシフ
トすることにより、第３図Ｅに示される位相P4のズレを
解消し、同期信号及びID信号を含むと思われる新たなデ
ータパターンを決定する。この32ビットのデータパター
ンの内上位16ビットは、同期信号と思われる固定データ
パターンであり、下位16ビットは、ID信号と思われるデ
ータである。
バレルシフタ13,20により夫々設定された上位16ビッ
トの新たなデータパターンが同期信号検出回路23へ供給
され、下位16ビットの新たなデータがID信号検出回路24
に供給される。
トの新たなデータパターンが同期信号検出回路23へ供給
され、下位16ビットの新たなデータがID信号検出回路24
に供給される。
同期信号検出回路23では、バレルシフタ13から供給さ
れる。Ｎ番目のブロックの固定データパターンと、バレ
ルシフタ20から供給される（Ｎ−１）番目のブロックの
固定データパターンをそれぞれ固定データパターン“00
00110010101111"と比較し、一致している時はＨレベ
ル、一致していない時はＬレベルの信号をアンドゲート
29に出力する。
れる。Ｎ番目のブロックの固定データパターンと、バレ
ルシフタ20から供給される（Ｎ−１）番目のブロックの
固定データパターンをそれぞれ固定データパターン“00
00110010101111"と比較し、一致している時はＨレベ
ル、一致していない時はＬレベルの信号をアンドゲート
29に出力する。
ID信号検出回路24では、バレルシフタ13から供給され
る下位16ビットのデータに基づいてアドレスＮを抽出
し、またバレルシフタ20から供給される16ビットのデー
タに基づいてアドレス（Ｎ−１）を抽出し、このアドレ
ス間の減算〔即ち、Ｎ−（Ｎ−１）＝１〕を行う。この
減算値が１と一致している時はＨレベル、一致していな
い時はＬレベルの信号をアンドゲート29に出力する。
る下位16ビットのデータに基づいてアドレスＮを抽出
し、またバレルシフタ20から供給される16ビットのデー
タに基づいてアドレス（Ｎ−１）を抽出し、このアドレ
ス間の減算〔即ち、Ｎ−（Ｎ−１）＝１〕を行う。この
減算値が１と一致している時はＨレベル、一致していな
い時はＬレベルの信号をアンドゲート29に出力する。
アンドゲート29では、同期信号検出回路23及びID信号
検出回路24の双方からＨレベルの信号が供給されている
時のみＨレベルの信号をラッチ21に出力するとともに同
期信号出力として端子31に出力する。
検出回路24の双方からＨレベルの信号が供給されている
時のみＨレベルの信号をラッチ21に出力するとともに同
期信号出力として端子31に出力する。
ラッチ21には、位相検出器14から補正信号SCが常に供
給されており、アンドゲート29からＨレベルの信号が加
えられると、補正量CNの３ビットに対応する補正信号SC
がバレルシフタ22に加えられる。
給されており、アンドゲート29からＨレベルの信号が加
えられると、補正量CNの３ビットに対応する補正信号SC
がバレルシフタ22に加えられる。
このバレルシフタ22は、フリップフロップ28より入力
される８ビットのデータと共に、以前に入力された下位
側の７ビットを保持し、この７ビットのデータを次に入
力される８ビットのデータの前に配している。そして前
述の補正信号SCにて規定される補正量CNの３ビットに基
づいてデータの範囲を３ビットシフトし、７ビットのデ
ータの下位３ビットと、８ビットのデータの上位５ビッ
トとにより、新たなデータが作成され、クロック信号CK
2に同期し８ビットパラレルで端子30より取出される。
このようにして（Ｎ−１）番目のブロックのデータが正
しい位相に補正されて出力される。そして、上述の過程
と同様にして、第（Ｎ−１）番目のブロックのデータに
続いて第Ｎ番目、そして（Ｎ＋１）番目と継続してデー
タが出力される。
される８ビットのデータと共に、以前に入力された下位
側の７ビットを保持し、この７ビットのデータを次に入
力される８ビットのデータの前に配している。そして前
述の補正信号SCにて規定される補正量CNの３ビットに基
づいてデータの範囲を３ビットシフトし、７ビットのデ
ータの下位３ビットと、８ビットのデータの上位５ビッ
トとにより、新たなデータが作成され、クロック信号CK
2に同期し８ビットパラレルで端子30より取出される。
このようにして（Ｎ−１）番目のブロックのデータが正
しい位相に補正されて出力される。そして、上述の過程
と同様にして、第（Ｎ−１）番目のブロックのデータに
続いて第Ｎ番目、そして（Ｎ＋１）番目と継続してデー
タが出力される。
この実施例に示すように、４ビットのデータパターン
のみを以て同期信号の固定データパターンに該当するか
否かを予め確認し、その位相を検出すれば、同期信号,I
D信号等の検出が処理速度の低い状態で行え、回路構成
が簡易化できるものである。
のみを以て同期信号の固定データパターンに該当するか
否かを予め確認し、その位相を検出すれば、同期信号,I
D信号等の検出が処理速度の低い状態で行え、回路構成
が簡易化できるものである。
この発明によれば、より低速で同期信号の検出が行え
るため、小型で集積度の高い、そして低パワー化した回
路（ゲートアレイ,1SYNC遅延用メモリー等）が使用で
き、これにより複雑で柔軟な同期信号の検出が可能とな
り、コストダウンが達成できるという効果がある。特
に、CMOSの処理速度迄低速化すれば、CMOSのゲートアレ
イ化が可能になるため、より一層小型化，低パワー化、
そしてコストダウンがなし得るという効果がある。ま
た、同期信号のデータパターンの選び形に注意すれば、
位相検出の手段の構成がより簡単になるという効果もあ
る。
るため、小型で集積度の高い、そして低パワー化した回
路（ゲートアレイ,1SYNC遅延用メモリー等）が使用で
き、これにより複雑で柔軟な同期信号の検出が可能とな
り、コストダウンが達成できるという効果がある。特
に、CMOSの処理速度迄低速化すれば、CMOSのゲートアレ
イ化が可能になるため、より一層小型化，低パワー化、
そしてコストダウンがなし得るという効果がある。ま
た、同期信号のデータパターンの選び形に注意すれば、
位相検出の手段の構成がより簡単になるという効果もあ
る。
実施例によれば、４ビットのデータパターンのみを以
て同期信号の固定データパターンに該当するか否かを予
め確認し、その位相を検出すれば、以後はこれに基づい
て同期信号と、ID信号の検出が低速で行え、回路構成が
簡易化できるという効果がある。
て同期信号の固定データパターンに該当するか否かを予
め確認し、その位相を検出すれば、以後はこれに基づい
て同期信号と、ID信号の検出が低速で行え、回路構成が
簡易化できるという効果がある。
第１図はこの発明の一実施例を示すブロック図、第２図
はシリアルなデータ構成を示す略線図、第３図は夫々実
施例の説明に用いる略線図、第４図は夫々補正量に対応
してデータパターンの範囲が変化する状態を示す略線図
である。 図面に用いる主要な符号の説明 1,2,3,4,5,6,7,8,15,16,17,18,19,25,26,27,28:フリッ
プフロップ、14:位相検出器、23:同期信号検出回路、2
4:ID信号検出回路、29:ANDゲート。
はシリアルなデータ構成を示す略線図、第３図は夫々実
施例の説明に用いる略線図、第４図は夫々補正量に対応
してデータパターンの範囲が変化する状態を示す略線図
である。 図面に用いる主要な符号の説明 1,2,3,4,5,6,7,8,15,16,17,18,19,25,26,27,28:フリッ
プフロップ、14:位相検出器、23:同期信号検出回路、2
4:ID信号検出回路、29:ANDゲート。
Claims (1)
- 【請求項１】入力されるシリアルデータ中の特定のデー
タパターンの同期信号を検出する同期信号検出装置にお
いて、 上記入力されるシリアルデータをパラレルデータに変換
して出力するシリアルパラレル変換手段と、 上記パラレルデータに上記同期信号のデータパターンが
含まれる場合に、上記パラレルデータと上記同期信号の
間の位相関係を、上記パラレルデータの上位の複数ビッ
トで且つ上記同期信号より少ないビットのデータから検
出する位相検出手段と、 検出された位相に基づいて、上記パラレルデータの位相
をシフトさせる手段と、 上記シフトされたデータに基づいて、同期信号の検出を
行う手段とからなり、 上記シリアルデータをパラレルデータに変換する位相が
上記同期信号に一致している状態から変換する位相を下
位方向に１ビットずつずらしたときに、上記上位の複数
ビットのデータパターンが互いに異なるように、上記同
期信号のデータパターンを選定することを特徴とする同
期信号検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012230A JP2811671B2 (ja) | 1988-01-22 | 1988-01-22 | 同期信号検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012230A JP2811671B2 (ja) | 1988-01-22 | 1988-01-22 | 同期信号検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01188132A JPH01188132A (ja) | 1989-07-27 |
| JP2811671B2 true JP2811671B2 (ja) | 1998-10-15 |
Family
ID=11799569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63012230A Expired - Fee Related JP2811671B2 (ja) | 1988-01-22 | 1988-01-22 | 同期信号検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2811671B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3792408B2 (ja) | 1998-09-01 | 2006-07-05 | セイコーエプソン株式会社 | シリアルパラレル変換装置、半導体装置、電子機器及びデータ伝送システム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2089178B (en) * | 1980-11-18 | 1984-07-04 | Sony Corp | Digital signal processing |
-
1988
- 1988-01-22 JP JP63012230A patent/JP2811671B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01188132A (ja) | 1989-07-27 |
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