JP2811307B2 - ファクシミリ伝送制御方式 - Google Patents
ファクシミリ伝送制御方式Info
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Description
【発明の詳細な説明】 〔概要〕 G3（ファクシミリグループ３型）ファクシミリ伝送方
式に於けるイメージデータとコードデータとの伝送制御
手順の切替えを行うファクシミリ伝送制御方式に関し、 送受信部の構成並びに制御を簡単化することを目的と
し、 プロセッサとモデムとを備え、イメージデータとコー
ドデータとの伝送制御手順を前記プロセッサにより切替
制御するファクシミリ伝送制御方式に於いて、前記モデ
ムのキャリア検出信号を基にキャリア断を検出するキャ
リア断検出回路を設け、送信側は、前記イメージデータ
の送出から前記コードデータの送出に移行する時に、該
イメージデータ送出用のキャリア断を行い、受信側は、
前記キャリア断検出回路によりキャリア断を検出して前
記プロセッサに対する割込要求を行い、該プロセッサは
該割込要求により前記イメージデータの伝送制御手順か
ら前記コードデータの伝送制御手順に移行するように構
成した。
式に於けるイメージデータとコードデータとの伝送制御
手順の切替えを行うファクシミリ伝送制御方式に関し、 送受信部の構成並びに制御を簡単化することを目的と
し、 プロセッサとモデムとを備え、イメージデータとコー
ドデータとの伝送制御手順を前記プロセッサにより切替
制御するファクシミリ伝送制御方式に於いて、前記モデ
ムのキャリア検出信号を基にキャリア断を検出するキャ
リア断検出回路を設け、送信側は、前記イメージデータ
の送出から前記コードデータの送出に移行する時に、該
イメージデータ送出用のキャリア断を行い、受信側は、
前記キャリア断検出回路によりキャリア断を検出して前
記プロセッサに対する割込要求を行い、該プロセッサは
該割込要求により前記イメージデータの伝送制御手順か
ら前記コードデータの伝送制御手順に移行するように構
成した。
本発明は、G3（ファクシミリグループ３型）ファクシ
ミリ伝送方式に於けるイメージデータとコードデータと
の伝送制御手順の切替えを行うファクシミリ伝送制御方
式に関するものである。
ミリ伝送方式に於けるイメージデータとコードデータと
の伝送制御手順の切替えを行うファクシミリ伝送制御方
式に関するものである。
ファクシミリ伝送方式には、G1〜G4ファクシミリ方式
があり、G1,G2ファクシミリ方式は、原稿の読取アナロ
グ信号を変調して相手装置に送出するものであり、又G
3,G4ファクシミリ方式は、原稿の読取アナログ信号をデ
ィジタル信号に変換し、帯域圧縮処理を行って相手装置
に送出するものである。現在は、G3ファクシミリ方式が
最も多く使用されており、ファクシミリ装置のコストダ
ウンを図ることが要望されている。
があり、G1,G2ファクシミリ方式は、原稿の読取アナロ
グ信号を変調して相手装置に送出するものであり、又G
3,G4ファクシミリ方式は、原稿の読取アナログ信号をデ
ィジタル信号に変換し、帯域圧縮処理を行って相手装置
に送出するものである。現在は、G3ファクシミリ方式が
最も多く使用されており、ファクシミリ装置のコストダ
ウンを図ることが要望されている。
G3ファクシミリ方式は、例えば、第６図に示すよう
に、ファクシミリ装置FAXaからファクシミリ装置FAXbに
送信する場合、自動或いは手動で電話発信を行って相手
ファクシミリ装置FAXbを呼出し、それに応答して300bps
のコードデータの伝送制御手順に移行する。そして、相
手ファクシミリ装置FAXbは、300bpsで送信側ファクシミ
リ装置FAXaに対して、2400bps〜9600bpsの受信可能の速
度、A4版,B5版等の用紙寸法、デモファイド・リード符
号MR或いはデモファイト・ハフマン符号MH等の符号則等
を通知する。
に、ファクシミリ装置FAXaからファクシミリ装置FAXbに
送信する場合、自動或いは手動で電話発信を行って相手
ファクシミリ装置FAXbを呼出し、それに応答して300bps
のコードデータの伝送制御手順に移行する。そして、相
手ファクシミリ装置FAXbは、300bpsで送信側ファクシミ
リ装置FAXaに対して、2400bps〜9600bpsの受信可能の速
度、A4版,B5版等の用紙寸法、デモファイド・リード符
号MR或いはデモファイト・ハフマン符号MH等の符号則等
を通知する。
送信側ファクシミリ装置FAXaは、それを識別して300b
psで確認応答信号OKを送出して、イメージデータの伝送
制御手順に移行し、例えば、受信速度が9600bpsの場
合、送信側ファクシミリ装置FAXaでは、9600bpsの速度
でイメージデータを送出する。又受信側ファクシミリ装
置FAXbは、300bpsの確認応答信号OKを受信識別してイメ
ージデータの伝送制御手順に移行する。
psで確認応答信号OKを送出して、イメージデータの伝送
制御手順に移行し、例えば、受信速度が9600bpsの場
合、送信側ファクシミリ装置FAXaでは、9600bpsの速度
でイメージデータを送出する。又受信側ファクシミリ装
置FAXbは、300bpsの確認応答信号OKを受信識別してイメ
ージデータの伝送制御手順に移行する。
イメージデータの伝送に於いては、１ライン分毎に12
ビット構成のEOL符号を挿入し、１ページ終了を示す為
に、このEOL符号を６連続送信し、送信側ファクシミリ
装置FAXaは300bpsのコードデータ伝送制御手順に移行し
て、次ページ送信要求信号を送出する。又受信側ファク
シミリ装置FAXbでは、イメージデータの１ページ終了を
６連続EOL符号により認識すると、300bpsのコードデー
タ伝送制御手順に移行して、300bpsの次ページ送信要求
信号の受信識別により、用紙等に異常がなければ応答信
号OKを送出する。
ビット構成のEOL符号を挿入し、１ページ終了を示す為
に、このEOL符号を６連続送信し、送信側ファクシミリ
装置FAXaは300bpsのコードデータ伝送制御手順に移行し
て、次ページ送信要求信号を送出する。又受信側ファク
シミリ装置FAXbでは、イメージデータの１ページ終了を
６連続EOL符号により認識すると、300bpsのコードデー
タ伝送制御手順に移行して、300bpsの次ページ送信要求
信号の受信識別により、用紙等に異常がなければ応答信
号OKを送出する。
送信側ファクシミリ装置FAXaは、この応答信号OKを受
信すると、再び9600bpsの速度でイメージデータを送出
し、１ページ終了を６連続EOL符号で通知し、300bpsの
コードデータ伝送制御手順に移行し、送信データが残っ
ていれば、300bpsで次ページ送信要求信号を送出し、送
信データがなれば終了信号ENDを送出する。
信すると、再び9600bpsの速度でイメージデータを送出
し、１ページ終了を６連続EOL符号で通知し、300bpsの
コードデータ伝送制御手順に移行し、送信データが残っ
ていれば、300bpsで次ページ送信要求信号を送出し、送
信データがなれば終了信号ENDを送出する。
受信側ファクシミリ装置FAXbは、１ページ終了を認識
すると、300bpsのコードデータ伝送制御手順に移行し、
終了信号ENDを受信識別すると、300bpsで終了信号ENDを
送信して、ファクシミリ送信を終了する。
すると、300bpsのコードデータ伝送制御手順に移行し、
終了信号ENDを受信識別すると、300bpsで終了信号ENDを
送信して、ファクシミリ送信を終了する。
前述のイメージデータ伝送に於けるEOL符号や他の特
殊符号の検出の為に、従来は、例えば、第７図に示す構
成が採用されていた。同図に於いて、51は12段のシフト
レジスタ、52は比較器、53はカウンタ、54はアンド回
路、55,56はレジスタ、57〜60はフリップフロップ、CLK
はクロック信号、DATAは受信データ、RSTはリセット信
号、D0〜D7は、図示を省略したプロセッサのデータバ
ス、CONTは制御信号、＊IRQ1,＊IRQ2は割込要求信号で
ある。
殊符号の検出の為に、従来は、例えば、第７図に示す構
成が採用されていた。同図に於いて、51は12段のシフト
レジスタ、52は比較器、53はカウンタ、54はアンド回
路、55,56はレジスタ、57〜60はフリップフロップ、CLK
はクロック信号、DATAは受信データ、RSTはリセット信
号、D0〜D7は、図示を省略したプロセッサのデータバ
ス、CONTは制御信号、＊IRQ1,＊IRQ2は割込要求信号で
ある。
フリップフロップ57〜60はパワーオンリセット端子PR
に＋Ｖの電源電圧が印加され、その立上りによりリセッ
トされる。又図示を省略したプロセッサからのリセット
信号RSTがクリア端子CLに加えられて各部はリセットさ
れる。又図示を省略したモデムで復調された信号データ
DATAとクロック信号CLKとが入力され、その受信データD
ATAはクロック信号CLKに従ってシフトレジスタ51にシフ
トされる。
に＋Ｖの電源電圧が印加され、その立上りによりリセッ
トされる。又図示を省略したプロセッサからのリセット
信号RSTがクリア端子CLに加えられて各部はリセットさ
れる。又図示を省略したモデムで復調された信号データ
DATAとクロック信号CLKとが入力され、その受信データD
ATAはクロック信号CLKに従ってシフトレジスタ51にシフ
トされる。
前述のEOL符号は、11ビットの連続“0"の次に１ビッ
トの“1"が付加された12ビット構成を有し、このEOL符
号を検出する場合、比較器52に、このEOL符号のパター
ンが、図示を省略したプロセッサからデータバスD0〜D7
を介して２回転送されたデータと制御信号CONTとを用い
てセットされる。このセットされたEOL符号と、シフト
レジスタ51により受信データDATAを１ビットシフトする
毎に、12ビット並列で比較され、比較一致信号はカウン
タ53のデータ端子D1とフリップフロップ59のデータ端子
Ｄとに加えられる。
トの“1"が付加された12ビット構成を有し、このEOL符
号を検出する場合、比較器52に、このEOL符号のパター
ンが、図示を省略したプロセッサからデータバスD0〜D7
を介して２回転送されたデータと制御信号CONTとを用い
てセットされる。このセットされたEOL符号と、シフト
レジスタ51により受信データDATAを１ビットシフトする
毎に、12ビット並列で比較され、比較一致信号はカウン
タ53のデータ端子D1とフリップフロップ59のデータ端子
Ｄとに加えられる。
カウンタ53は、５個のフリップフロップから構成され
た場合を示し、比較一致信号が５回連続して加えられる
と、各フリップフロップの出力端子Q1〜Q5が総て“1"と
なり、それによってアンド回路54の出力信号が“1"とな
る。この出力信号はフリップフロップ57のデータ端子Ｄ
に加えられる。フリップフロップ57,59の出力端子Ｑと
フリップフロップ58,60のクロック端子Ｃとがそれぞれ
接続され、フリップフロップ57,59がセットされること
により、フリップフロップ58,60の出力端子は“0"と
なり、割込要求信号＊IRQ1,＊IRQ2が出力される。即
ち、EOL符号が１回検出されると、１ライン分のイメー
ジデータの受信終了を示す割込要求信号＊IRQ2が図示を
省略したプロセッサに加えられ、又１ページ終了を示す
EOL符号が６回以上連続して検出されると、割込要求信
号＊IRQ1がプロセッサに加えられる。これにより、プロ
セッサは、300bpsによるコードデータの伝送制御手順に
移行する。
た場合を示し、比較一致信号が５回連続して加えられる
と、各フリップフロップの出力端子Q1〜Q5が総て“1"と
なり、それによってアンド回路54の出力信号が“1"とな
る。この出力信号はフリップフロップ57のデータ端子Ｄ
に加えられる。フリップフロップ57,59の出力端子Ｑと
フリップフロップ58,60のクロック端子Ｃとがそれぞれ
接続され、フリップフロップ57,59がセットされること
により、フリップフロップ58,60の出力端子は“0"と
なり、割込要求信号＊IRQ1,＊IRQ2が出力される。即
ち、EOL符号が１回検出されると、１ライン分のイメー
ジデータの受信終了を示す割込要求信号＊IRQ2が図示を
省略したプロセッサに加えられ、又１ページ終了を示す
EOL符号が６回以上連続して検出されると、割込要求信
号＊IRQ1がプロセッサに加えられる。これにより、プロ
セッサは、300bpsによるコードデータの伝送制御手順に
移行する。
割込要求信号＊IRQ1,＊IRQ2をプロセッサが受付ける
ことにより、制御信号CONTが端子CSに加えられ、且つデ
ータバスD0〜D7を介してリセットデータがデータ端子Ｄ
に加えられるレジスタ55,56の出力端子Ｑが“1"とな
り、フリップフロップ58,60はリセットされる。
ことにより、制御信号CONTが端子CSに加えられ、且つデ
ータバスD0〜D7を介してリセットデータがデータ端子Ｄ
に加えられるレジスタ55,56の出力端子Ｑが“1"とな
り、フリップフロップ58,60はリセットされる。
前述のように、従来例に於いては、イメージデータか
らコードデータの伝送制御手順に移行する為に、12ビッ
ト構成のEOL符号を少なくとも６回連続送信し、受信側
は、１ビットシフトする毎に受信データを比較してEOL
符号を検出し、このEOL符号が６回以上連続したことを
識別して、300bpsコードデータの伝送制御手順に移行す
るものであり、その為に、12ビットの比較器52と、カウ
ンタ53等を必要とし、ファクシミリ装置の送受信部のハ
ード規模が大きくなる欠点があった。
らコードデータの伝送制御手順に移行する為に、12ビッ
ト構成のEOL符号を少なくとも６回連続送信し、受信側
は、１ビットシフトする毎に受信データを比較してEOL
符号を検出し、このEOL符号が６回以上連続したことを
識別して、300bpsコードデータの伝送制御手順に移行す
るものであり、その為に、12ビットの比較器52と、カウ
ンタ53等を必要とし、ファクシミリ装置の送受信部のハ
ード規模が大きくなる欠点があった。
本発明は、送受信部の構成並びに制御を簡単化するこ
とを目的とするものである。
とを目的とするものである。
本発明のファクシミリ伝送制御方式は、イメージデー
タのキャリア断によりイメージデータとコードデータと
の伝送制御手順を切替制御するものであり、第１図を参
照して説明する。
タのキャリア断によりイメージデータとコードデータと
の伝送制御手順を切替制御するものであり、第１図を参
照して説明する。
プロセッサ１とモデム２とを備え、プロセッサ１によ
りイメージデータとコードデータとの伝送制御手順の切
替制御を行うファクシミリ伝送制御方式において、モデ
ム２のキャリア検出信号を基にキャリア断を検出するキ
ャリア断検出回路３を設け、送信側は、イメージデータ
の１ページ分の送出毎に、イメージデータ送出用のキャ
リア断を行い、受信側では、キャリア断検出回路３によ
りキャリア断検出を行ってプロセッサ１に対す割込要求
を行い、プロセッサ１はこの割込要求により、イメージ
データからコードデータの受信制御に移行するものであ
る。
りイメージデータとコードデータとの伝送制御手順の切
替制御を行うファクシミリ伝送制御方式において、モデ
ム２のキャリア検出信号を基にキャリア断を検出するキ
ャリア断検出回路３を設け、送信側は、イメージデータ
の１ページ分の送出毎に、イメージデータ送出用のキャ
リア断を行い、受信側では、キャリア断検出回路３によ
りキャリア断検出を行ってプロセッサ１に対す割込要求
を行い、プロセッサ１はこの割込要求により、イメージ
データからコードデータの受信制御に移行するものであ
る。
送信側は、イメージデータの１ページ終了を示す為
に、単にイメージデータのキャリア断を行うものであ
り、受信側では、モデム２に於いてキャリア検出を行っ
ているから、キャリア検出信出CDをキャリア断検出回路
３に加え、そのキャリア検出信号CDの立下りを検出し
て、プロセッサ１に割込要求を行うものである。プロセ
ッサ１は、イメージデータ受信中を識別しているから、
その時の割込要求により１ページ終了を判別して、コー
ドデータの伝送制御手順に移行することができる。
に、単にイメージデータのキャリア断を行うものであ
り、受信側では、モデム２に於いてキャリア検出を行っ
ているから、キャリア検出信出CDをキャリア断検出回路
３に加え、そのキャリア検出信号CDの立下りを検出し
て、プロセッサ１に割込要求を行うものである。プロセ
ッサ１は、イメージデータ受信中を識別しているから、
その時の割込要求により１ページ終了を判別して、コー
ドデータの伝送制御手順に移行することができる。
以下図面を参照して本発明の実施例について詳細に説
明する。
明する。
第２図は本発明の実施例のブロック図である、11はマ
イクロプロセッサ（MPU）、12はメモリ（MEM）、13はダ
イレクトメモリアクセス制御回路（DMAC）、14はプログ
ラマブルタイマ（PTM）、15はバス、16,17はレジズタ、
18はコードデータ処理部、19はモデム、20はキャリア断
検出回路である。又RT0,RT1は受信タイミング信号、CD
0,CD1はキャリア検出信号、RD0,RD1は受信データ、SD0,
SD1は送信データ、ST0,ST1は送信タイミング信号、CCLK
はキャリア断検出用のクロック信号である。
イクロプロセッサ（MPU）、12はメモリ（MEM）、13はダ
イレクトメモリアクセス制御回路（DMAC）、14はプログ
ラマブルタイマ（PTM）、15はバス、16,17はレジズタ、
18はコードデータ処理部、19はモデム、20はキャリア断
検出回路である。又RT0,RT1は受信タイミング信号、CD
0,CD1はキャリア検出信号、RD0,RD1は受信データ、SD0,
SD1は送信データ、ST0,ST1は送信タイミング信号、CCLK
はキャリア断検出用のクロック信号である。
300bpsのコードデータをモデム19に於いて受信復調し
た時、受信タイミング信号RT1とキャリア検出信号CD1と
受信データRD1とがコードデータ処理部18に加えられ、H
DLC手順に類似した伝送制御手順に従った処理が行わ
れ、その結果がマイクロプロセッサ11に通知される。又
マイクロプロセッサ11からの制御により、送信データSD
1と送信タイミング信号ST1とがモデム19に加えられ、30
0bpsの速度でコードデータが送出される。
た時、受信タイミング信号RT1とキャリア検出信号CD1と
受信データRD1とがコードデータ処理部18に加えられ、H
DLC手順に類似した伝送制御手順に従った処理が行わ
れ、その結果がマイクロプロセッサ11に通知される。又
マイクロプロセッサ11からの制御により、送信データSD
1と送信タイミング信号ST1とがモデム19に加えられ、30
0bpsの速度でコードデータが送出される。
又2400〜9600bpsのイメージデータをモデム19で受信
復調した時、受信タイミング信号RT0とキャリア検出信
号CD0と受信データRD0とがレジスタ16に加えられ、マイ
クロプロセッサ11の制御により送信側の読取信号と同様
な信号に変換され、図示を省略したプリンタ部に出力さ
れる。又原稿の読取信号を送信する場合は、送信の符号
則に対応して圧縮符号化されてレジスタ17にセットさ
れ、送信データSD0と送信タイミング信号ST0とがモデム
19に加えられ、2400,4800,7200,9600bpsの何れかの相手
装置の速度に従った速度で送出される。
復調した時、受信タイミング信号RT0とキャリア検出信
号CD0と受信データRD0とがレジスタ16に加えられ、マイ
クロプロセッサ11の制御により送信側の読取信号と同様
な信号に変換され、図示を省略したプリンタ部に出力さ
れる。又原稿の読取信号を送信する場合は、送信の符号
則に対応して圧縮符号化されてレジスタ17にセットさ
れ、送信データSD0と送信タイミング信号ST0とがモデム
19に加えられ、2400,4800,7200,9600bpsの何れかの相手
装置の速度に従った速度で送出される。
送信側では、１ページ終了によりイメージデータのキ
ャリア断を行う。この断時間は、受信側のクロック信号
CCLKの周期よりも少なくとも長い時間に設定するもので
ある。受信側では、キャリア検出信号CD0が“1"から
“0"となり、キャリア断検出回路20は、そのキャリア検
出信号CD0の立下りを検出する。この検出タイミング
は、マイクロプロセッサ11により設定されたプログラマ
ブルタイマ14からのクロック信号CCLKに従って行われ
る。キャリア検出信号CD0の立下り検出信号は、マイク
ロプロセッサ11への割込要求信号となり、マイクロプロ
セッサ11は、その割込要求信号により、イメージデータ
の伝送制御手順からコードデータの伝送制御手順に移行
くるようにコードデータ処理部18を制御する。従って、
従来例のように、送信側ではEOL符号を６回も連続して
挿入する必要はなく、又受信側では、１ビットシフトす
る毎に、EOL符号が６回以上連続するか否かを検出する
必要もなくなり、簡単な構成となると共に、制御も簡単
となる。
ャリア断を行う。この断時間は、受信側のクロック信号
CCLKの周期よりも少なくとも長い時間に設定するもので
ある。受信側では、キャリア検出信号CD0が“1"から
“0"となり、キャリア断検出回路20は、そのキャリア検
出信号CD0の立下りを検出する。この検出タイミング
は、マイクロプロセッサ11により設定されたプログラマ
ブルタイマ14からのクロック信号CCLKに従って行われ
る。キャリア検出信号CD0の立下り検出信号は、マイク
ロプロセッサ11への割込要求信号となり、マイクロプロ
セッサ11は、その割込要求信号により、イメージデータ
の伝送制御手順からコードデータの伝送制御手順に移行
くるようにコードデータ処理部18を制御する。従って、
従来例のように、送信側ではEOL符号を６回も連続して
挿入する必要はなく、又受信側では、１ビットシフトす
る毎に、EOL符号が６回以上連続するか否かを検出する
必要もなくなり、簡単な構成となると共に、制御も簡単
となる。
第３図はキャリア断検出回路のブロック図であり、31
はフリップフロップ、32はオア回路、33はフリップフロ
ップ、34はアドレス識別部、35はリセット制御部であ
る。電源投入によりフリップフロップ33のパワーオンリ
セット端子PRに電源電圧＋Ｖが加えられてリセットさ
れ、又パワーオンリセット信号PRSTがフリップフロップ
31とアドレス識別部34とのクリア端子CLに加えられてリ
セットされる。
はフリップフロップ、32はオア回路、33はフリップフロ
ップ、34はアドレス識別部、35はリセット制御部であ
る。電源投入によりフリップフロップ33のパワーオンリ
セット端子PRに電源電圧＋Ｖが加えられてリセットさ
れ、又パワーオンリセット信号PRSTがフリップフロップ
31とアドレス識別部34とのクリア端子CLに加えられてリ
セットされる。
モデム19からのキャリア検出信号CD0がフリップフロ
ップ31のデータ端子D1に加えられ、プログラマブルタイ
マ14からのクロック信号CCLKがクロック端子Ｃに加えら
れる。このフリップフロップ31は２個のフリップフロッ
プから構成され、パワーオンリセット信号PRSTによりリ
セットされると、出力端子Q1は“0"、出力端子２は
“1"となる。
ップ31のデータ端子D1に加えられ、プログラマブルタイ
マ14からのクロック信号CCLKがクロック端子Ｃに加えら
れる。このフリップフロップ31は２個のフリップフロッ
プから構成され、パワーオンリセット信号PRSTによりリ
セットされると、出力端子Q1は“0"、出力端子２は
“1"となる。
そして、キャリア検出信号CD0が“0"から“1"に変化
すると、クロック信号CCLKのタイミングで出力端子Q1が
“1"となり、次のクロック信号CCLKのタイミングで出力
端子２が“0"となる。従って、オア回路32を介してク
ロック端子Ｃに加えられる信号は変化しないので、フリ
ップフロップ33はリセット状態を維持することになる。
すると、クロック信号CCLKのタイミングで出力端子Q1が
“1"となり、次のクロック信号CCLKのタイミングで出力
端子２が“0"となる。従って、オア回路32を介してク
ロック端子Ｃに加えられる信号は変化しないので、フリ
ップフロップ33はリセット状態を維持することになる。
キャリア検出信号CD0が“1"から“0"に変化すると、
クロック信号CCLKのタイミングでフリップフロップ31の
出力端子Q1は“0"となり、次のクロック信号CCLKのタイ
ミングで出力端子２は“1"となり、オア回路32の出力
信号は変化するので、フリップフロップ33はセットさ
れ、“1"の割込要求信号IRQが出力される。
クロック信号CCLKのタイミングでフリップフロップ31の
出力端子Q1は“0"となり、次のクロック信号CCLKのタイ
ミングで出力端子２は“1"となり、オア回路32の出力
信号は変化するので、フリップフロップ33はセットさ
れ、“1"の割込要求信号IRQが出力される。
第４図は動作説明図であり、（ａ）はクロック信号CC
LK、（ｂ）はキャリア検出信号CD0、（ｃ）はフリップ
フロップ31の出力端子Q1、（ｄ）はフリップフロップ31
の出力端子Q2、（ｅ）はフリップフロップ31の出力端子
２、（ｆ）はオア回路32の出力信号、（ｇ）はフリッ
プフロップ33の出力端子Ｑからの割込要求信号IRQの一
例を示す。
LK、（ｂ）はキャリア検出信号CD0、（ｃ）はフリップ
フロップ31の出力端子Q1、（ｄ）はフリップフロップ31
の出力端子Q2、（ｅ）はフリップフロップ31の出力端子
２、（ｆ）はオア回路32の出力信号、（ｇ）はフリッ
プフロップ33の出力端子Ｑからの割込要求信号IRQの一
例を示す。
時刻t1にキャリア検出信号CD0が（ｂ）に示すように
“1"から“0"に立下り、時刻t2にクロック信号CCLKが立
上ると、フリップフロップ31の出力端子Q1は（ｃ）に示
すように“0"となる。その時、出力端子２は（ｅ）に
示すように、“0"であるから、オア回路32の出力信号は
（ｆ）に示すように、“0"となる。次のクロック信号CC
LKの立上りの時刻t3で、フリップフロップ31の出力端子
２は（ｅ）に示すように“1"となるから、オア回路32
の出力信号は（ｆ）に示すように“1"となる。このオア
回路32の出力信号の立上りにより、フリップフロップ33
はセットされ、その出力端子Ｑは“1"となるから、
（ｇ）に示すように、割込要求信号IRQが出力されるこ
とになる。
“1"から“0"に立下り、時刻t2にクロック信号CCLKが立
上ると、フリップフロップ31の出力端子Q1は（ｃ）に示
すように“0"となる。その時、出力端子２は（ｅ）に
示すように、“0"であるから、オア回路32の出力信号は
（ｆ）に示すように、“0"となる。次のクロック信号CC
LKの立上りの時刻t3で、フリップフロップ31の出力端子
２は（ｅ）に示すように“1"となるから、オア回路32
の出力信号は（ｆ）に示すように“1"となる。このオア
回路32の出力信号の立上りにより、フリップフロップ33
はセットされ、その出力端子Ｑは“1"となるから、
（ｇ）に示すように、割込要求信号IRQが出力されるこ
とになる。
この割込要求信号IRQのマイクロプロセッサ11が受付
けて、イメージデータの伝送制御手順からコードデータ
の伝送制御手順に移行すると、マイクロプロセッサ11
は、キャリア断検出回路20のアドレス信号ADDと、リセ
ットデータDAと、制御信号CONTとを加えるので、アドレ
ス識別部34によりアドレス信号ADDを識別し、自回路が
指定されている時に、イネーブル信号ENをリセット制御
部35に加える。それにより、リセット制御部35はリセッ
トデータに従ってリセット信号をフリップフロップ33の
クリア端子CLに加え、フリップフロップ33をリセットさ
せる。従って、割込要求信号IRQは“0"となり、マイク
ロプロセッサ11に対する割込要求が解除される。
けて、イメージデータの伝送制御手順からコードデータ
の伝送制御手順に移行すると、マイクロプロセッサ11
は、キャリア断検出回路20のアドレス信号ADDと、リセ
ットデータDAと、制御信号CONTとを加えるので、アドレ
ス識別部34によりアドレス信号ADDを識別し、自回路が
指定されている時に、イネーブル信号ENをリセット制御
部35に加える。それにより、リセット制御部35はリセッ
トデータに従ってリセット信号をフリップフロップ33の
クリア端子CLに加え、フリップフロップ33をリセットさ
せる。従って、割込要求信号IRQは“0"となり、マイク
ロプロセッサ11に対する割込要求が解除される。
第５図は動作フローチャートを示し、電源投入時のパ
ワーオンリセット後、キャリア検出信号CD0の立下り
検出を行う。この立下り検出により割込要求信号IRQ
を発生する。即ち、フリップフロップ33をリセットす
ることにより、その出力端子Ｑから“1"の割込要求信号
IRQを力する。マイクロプロセッサ（MPU）11はこの割込
要求信号IRQを認識し、伝送制御手順の切替えを行
い、コードデータの受信制御に移行し、又ソフトウェア
により割込要求信号IRQをリセットする。即ち、フリ
ップフロップ33をリセット制御部35からリセットする。
ワーオンリセット後、キャリア検出信号CD0の立下り
検出を行う。この立下り検出により割込要求信号IRQ
を発生する。即ち、フリップフロップ33をリセットす
ることにより、その出力端子Ｑから“1"の割込要求信号
IRQを力する。マイクロプロセッサ（MPU）11はこの割込
要求信号IRQを認識し、伝送制御手順の切替えを行
い、コードデータの受信制御に移行し、又ソフトウェア
により割込要求信号IRQをリセットする。即ち、フリ
ップフロップ33をリセット制御部35からリセットする。
前述のように、比較的簡単な構成によりキャリア断検
出回路20を構成することができ、又送信側は、イメージ
データのキャリア断により１ページ終了を通知して、コ
ードデータの伝送制御手順に移行することができる。又
受信側は、キャリア断検出回路20によりキャリア検出信
号CD0の立下りを検出して、EOL符号の連続６回以上検出
による割込要求と同様に、マイクロプロセッサ11に割込
要求を行うことにより、コードデータの伝送制御手順に
移行することができる。
出回路20を構成することができ、又送信側は、イメージ
データのキャリア断により１ページ終了を通知して、コ
ードデータの伝送制御手順に移行することができる。又
受信側は、キャリア断検出回路20によりキャリア検出信
号CD0の立下りを検出して、EOL符号の連続６回以上検出
による割込要求と同様に、マイクロプロセッサ11に割込
要求を行うことにより、コードデータの伝送制御手順に
移行することができる。
以上説明したように、本発明は、キャリア断検出回路
３を設け、送信側に於いて、イメージデータの送出から
コードデータの送出に移行する時、イメージデータの送
出用のキャリア断を行い、受信側では、そのキャリア断
をキャリア断検出回路３により検出してプロセッサ１に
対する割込要求を行い、プロセッサ１はこの割込要求に
よりコードデータの伝送制御手順に移行するものであ
り、キャリア断によりイメージデータの１ページ終了を
識別するものであるから、制御が簡単となり、そのキャ
リア断を検出するキャリア断検出回路３は比較的簡単な
構成で実現できるから、従来例に於ける比較器やカウン
タ等の構成に比較して経済的な構成となる利点がある。
３を設け、送信側に於いて、イメージデータの送出から
コードデータの送出に移行する時、イメージデータの送
出用のキャリア断を行い、受信側では、そのキャリア断
をキャリア断検出回路３により検出してプロセッサ１に
対する割込要求を行い、プロセッサ１はこの割込要求に
よりコードデータの伝送制御手順に移行するものであ
り、キャリア断によりイメージデータの１ページ終了を
識別するものであるから、制御が簡単となり、そのキャ
リア断を検出するキャリア断検出回路３は比較的簡単な
構成で実現できるから、従来例に於ける比較器やカウン
タ等の構成に比較して経済的な構成となる利点がある。
又キャリア断検出を含めて総てプロセッサ１で処理す
るものではないから、プロセッサ１の処理負担が増加す
ることはない。従って、複数回線に対する送受信部を備
えたシステムに於いては、プロセッサ１を共用化し、回
線対応にキャリア断検出回路３を設け、イメージデータ
のキャリア検出信号の立下りを検出して割込要求を行う
ように構成することもできる。
るものではないから、プロセッサ１の処理負担が増加す
ることはない。従って、複数回線に対する送受信部を備
えたシステムに於いては、プロセッサ１を共用化し、回
線対応にキャリア断検出回路３を設け、イメージデータ
のキャリア検出信号の立下りを検出して割込要求を行う
ように構成することもできる。
第１図は本発明の原理説明図、第２図は本発明の実施例
のブロック図、第３図はキャリア断検出回路のブロック
図、第４図はキャリア断検出回路の動作説明図、第５図
はキャリア断検出回路の動作フローチャート、第６図は
ファクシミリ伝送手順説明図、第７図は従来例の要部ブ
ロック図である。 １はプロセッサ、２はモデム、３はキャリア断検出回
路、11はマイクロプロセッサ（MPU）、12はメモリ（ME
M）、13はダイレクトメモリアクセス制御回路（DMA
C）、14はプログラマブルタイマ（PTM）、18はコードデ
ータ処理部、19はモデム、20はキャリア断検出回路であ
る。
のブロック図、第３図はキャリア断検出回路のブロック
図、第４図はキャリア断検出回路の動作説明図、第５図
はキャリア断検出回路の動作フローチャート、第６図は
ファクシミリ伝送手順説明図、第７図は従来例の要部ブ
ロック図である。 １はプロセッサ、２はモデム、３はキャリア断検出回
路、11はマイクロプロセッサ（MPU）、12はメモリ（ME
M）、13はダイレクトメモリアクセス制御回路（DMA
C）、14はプログラマブルタイマ（PTM）、18はコードデ
ータ処理部、19はモデム、20はキャリア断検出回路であ
る。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 1/00 H04N 1/32 H04M 11/00 303
Claims (1)
- 【請求項１】プロセッサ（１）とモデム（２）とを備
え、イメージデータとコードデータとの伝送制御手順を
前記プロセッサ（１）により切替制御するファクシミリ
伝送制御方式に於いて、 前記モデム（２）のキャリア検出信号を基にキャリア断
を検出するキャリア断検出回路（３）を設け、 送信側は、前記イメージデータの１ページ分の送出毎に
該イメージデータ送出用のキャリア断を行い、受信側
は、前記キャリア断検出回路（３）によりキャリア断を
検出して前記プロセッサ（１）に対する割込要求を行
い、該プロセッサ（１）は該割込要求により前記イメー
ジデータの伝送制御手順から前記コードデータの伝送制
御手順に移行する ことを特徴とするファクシミリ伝送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63100227A JP2811307B2 (ja) | 1988-04-25 | 1988-04-25 | ファクシミリ伝送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63100227A JP2811307B2 (ja) | 1988-04-25 | 1988-04-25 | ファクシミリ伝送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01272258A JPH01272258A (ja) | 1989-10-31 |
| JP2811307B2 true JP2811307B2 (ja) | 1998-10-15 |
Family
ID=14268397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63100227A Expired - Fee Related JP2811307B2 (ja) | 1988-04-25 | 1988-04-25 | ファクシミリ伝送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2811307B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773325B2 (ja) * | 1985-08-14 | 1995-08-02 | キヤノン株式会社 | ファクシミリ通信方法 |
| JPH0815290B2 (ja) * | 1986-01-08 | 1996-02-14 | 松下電器産業株式会社 | 通信端末装置 |
| JPS63257366A (ja) * | 1987-04-14 | 1988-10-25 | Nec Corp | 複合端末 |
| JPH01194649A (ja) * | 1988-01-29 | 1989-08-04 | Hitachi Ltd | マルチメディア情報システム |
-
1988
- 1988-04-25 JP JP63100227A patent/JP2811307B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01272258A (ja) | 1989-10-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |