JP2797351B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JP2797351B2 JP2797351B2 JP31115288A JP31115288A JP2797351B2 JP 2797351 B2 JP2797351 B2 JP 2797351B2 JP 31115288 A JP31115288 A JP 31115288A JP 31115288 A JP31115288 A JP 31115288A JP 2797351 B2 JP2797351 B2 JP 2797351B2
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- integrated circuit
- semiconductor integrated
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路の製造方法に関し、特に金属
配線上へのプラズマCVD膜の成長方法に関する。
配線上へのプラズマCVD膜の成長方法に関する。
〔従来の技術〕 従来の半導体集積回路の製造過程において、半導体基
板上の金属配線上にプラズマCVD成長を行う時の断面を
模式的に表したものが第３図である。通常の半導体集積
回路の製造方法では、基板３上に形成した層間絶縁膜４
にコンタクトホール６を設けるが、集積回路を形成しな
い基板の周辺部にはコンタクトホールは設けない。従っ
て基板の周辺部の金属配線は基板とは導通していないの
で、プラズマCVDの上部電極板１と基板３は導通してい
ない。
板上の金属配線上にプラズマCVD成長を行う時の断面を
模式的に表したものが第３図である。通常の半導体集積
回路の製造方法では、基板３上に形成した層間絶縁膜４
にコンタクトホール６を設けるが、集積回路を形成しな
い基板の周辺部にはコンタクトホールは設けない。従っ
て基板の周辺部の金属配線は基板とは導通していないの
で、プラズマCVDの上部電極板１と基板３は導通してい
ない。
上述した従来の製造方法で製造される半導体集積回路
に対して基板を電極の一部とし、基板の表面の周辺部で
基板に対し電気的接触を得るプラズマCVD成長装置で、
プラズマCVD成長を行うと、基板３はプラズマCVD成長装
置の上部電極板１とは層間絶縁膜４によって電気的に絶
縁されている。一方、プラズマCVD成長を行う際に上部
電極板１と下部電極板２の間に高周波電圧を印加して反
応ガスのラジカルを作り、これを電極板と垂直方向に加
速して電極板及び基板上で反応させ薄膜を形成するので
あるが、基板３が電気的に絶縁された状態では基板３と
下部電極板２の間の空間の電界は他の空間の電界よりも
小さく、薄膜の成長レートが小さくなる、薄膜のウェッ
トエッチのエッチングレートが大きくなる等、所望の膜
厚，膜質が得られないことがしばしば生じる。しかも、
基板３の周辺のエッジが上部電極板１と偶然接触すると
基板３と上部電極板１とが電気的に導通している時と同
等の膜厚と膜質が得られることもあり、再現性が得られ
ない。第４図は通常の製造方法で製造した半導体集積回
路上に同一バッチで成長したプラズマCVDによるシリコ
ン酸化膜絶縁薄膜の膜厚をプロットしたものであるが、
基板３が上部電極板１と電気的接触を得られた場合と、
得られなかった場合とで大きく膜厚が異り、電気的接触
を得られなかった場合は極端に膜厚は薄くなり、かつ膜
質も異なっている。
に対して基板を電極の一部とし、基板の表面の周辺部で
基板に対し電気的接触を得るプラズマCVD成長装置で、
プラズマCVD成長を行うと、基板３はプラズマCVD成長装
置の上部電極板１とは層間絶縁膜４によって電気的に絶
縁されている。一方、プラズマCVD成長を行う際に上部
電極板１と下部電極板２の間に高周波電圧を印加して反
応ガスのラジカルを作り、これを電極板と垂直方向に加
速して電極板及び基板上で反応させ薄膜を形成するので
あるが、基板３が電気的に絶縁された状態では基板３と
下部電極板２の間の空間の電界は他の空間の電界よりも
小さく、薄膜の成長レートが小さくなる、薄膜のウェッ
トエッチのエッチングレートが大きくなる等、所望の膜
厚，膜質が得られないことがしばしば生じる。しかも、
基板３の周辺のエッジが上部電極板１と偶然接触すると
基板３と上部電極板１とが電気的に導通している時と同
等の膜厚と膜質が得られることもあり、再現性が得られ
ない。第４図は通常の製造方法で製造した半導体集積回
路上に同一バッチで成長したプラズマCVDによるシリコ
ン酸化膜絶縁薄膜の膜厚をプロットしたものであるが、
基板３が上部電極板１と電気的接触を得られた場合と、
得られなかった場合とで大きく膜厚が異り、電気的接触
を得られなかった場合は極端に膜厚は薄くなり、かつ膜
質も異なっている。
本発明の半導体集積回路の製造方法は半導体集積回路
を形成しない基板の周辺部において、基板３と金属配線
５が電気的に接触するためのコンタクトホール６を層間
絶縁膜４に設けるか、又は層間絶縁膜を全面除去する工
程を有している。
を形成しない基板の周辺部において、基板３と金属配線
５が電気的に接触するためのコンタクトホール６を層間
絶縁膜４に設けるか、又は層間絶縁膜を全面除去する工
程を有している。
上述した従来の半導体集積回路の製造方法に対し、本
発明の製造方法は金属配線を行う前に、基板表面の周辺
の集積回路を形成しない領域の金属膜と基板とが電気的
接触を得るように層間絶縁膜に穴を形成する、又は、層
間絶縁膜を全面除去する工程を有している。
発明の製造方法は金属配線を行う前に、基板表面の周辺
の集積回路を形成しない領域の金属膜と基板とが電気的
接触を得るように層間絶縁膜に穴を形成する、又は、層
間絶縁膜を全面除去する工程を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面を模式的に表したも
のである。基板３はプラズマCVD膜の絶縁膜を形成しよ
うとする表面を下とし、周辺数mmを上部電極板１上に載
せることによって支持され、同時に上部電極板１との電
気的接触を保っている。これによってRF印加時、基板３
は電極板の一部として作用する。本発明により基板３の
周辺部の集積回路を形成しない領域の層間絶縁膜４にコ
ンタクトホール６を設け、金属配線５と基板３を確実に
接触させることにより、安定した膜厚と膜質のプラズマ
CVD薄膜を基板上に成長することができる。本発明を実
施した半導体集積回路上に同一バッチで成長したシリコ
ン酸化膜のプラズマCVD膜の膜厚をプロットしたものが
第５図である。従来例の第４図を比較すると、バッチ内
の膜厚均一性が著しく改善されており、かつ膜質も均一
となっている。
のである。基板３はプラズマCVD膜の絶縁膜を形成しよ
うとする表面を下とし、周辺数mmを上部電極板１上に載
せることによって支持され、同時に上部電極板１との電
気的接触を保っている。これによってRF印加時、基板３
は電極板の一部として作用する。本発明により基板３の
周辺部の集積回路を形成しない領域の層間絶縁膜４にコ
ンタクトホール６を設け、金属配線５と基板３を確実に
接触させることにより、安定した膜厚と膜質のプラズマ
CVD薄膜を基板上に成長することができる。本発明を実
施した半導体集積回路上に同一バッチで成長したシリコ
ン酸化膜のプラズマCVD膜の膜厚をプロットしたものが
第５図である。従来例の第４図を比較すると、バッチ内
の膜厚均一性が著しく改善されており、かつ膜質も均一
となっている。
第２図は本発明の実施例２の半導体集積回路の製造方
法で半導体基板上の金属配線上にプラズマCVD成長を行
う時の断面を模式的に表したものである。
法で半導体基板上の金属配線上にプラズマCVD成長を行
う時の断面を模式的に表したものである。
本実施例では層間絶縁膜４にコンタクトホールは設け
ずに、基板周辺部の半導体集積回路を形成しない領域の
層間絶縁膜を全面除去を行うことにより、基板３と金属
配線５の電気的接触を確実にしている。
ずに、基板周辺部の半導体集積回路を形成しない領域の
層間絶縁膜を全面除去を行うことにより、基板３と金属
配線５の電気的接触を確実にしている。
以上説明したように本発明は、金属配線上にプラズマ
CVD成長を基板を電極の一部とし、基板の表面の周辺部
で基板に対して電気的接触を得るプラズマCVD成長装置
にて行う半導体集積回路の製造過程において、金属配線
を行う前に基板表面の周辺の集積回路を形成しない部分
の層間絶縁膜に基板に達する穴を形成する、又は層間絶
縁膜を全面除去することにより、基板周辺部の金属膜と
基板とを電気的に接触させ、基板とプラズマCVD装置の
電極板を導通させることによって、プラズマCVD膜の膜
厚と膜質を均一にする効果がある。
CVD成長を基板を電極の一部とし、基板の表面の周辺部
で基板に対して電気的接触を得るプラズマCVD成長装置
にて行う半導体集積回路の製造過程において、金属配線
を行う前に基板表面の周辺の集積回路を形成しない部分
の層間絶縁膜に基板に達する穴を形成する、又は層間絶
縁膜を全面除去することにより、基板周辺部の金属膜と
基板とを電気的に接触させ、基板とプラズマCVD装置の
電極板を導通させることによって、プラズマCVD膜の膜
厚と膜質を均一にする効果がある。
第１図は本発明の第１実施例の製造方法で製造する半導
体基板上にプラズマCVD膜を成長する時の断面を模式的
に表した図、第２図は第２実施例の断面図、第３図は従
来例の断面図、第４図は従来の製造方法で製造した半導
体集積回路上にプラズマCVD成長を行った時の１バッチ
の膜厚のウェハー毎の値をプロットしたグラフ、第５図
は本発明の製造方法で製造した半導体集積回路上にプラ
ズマCVD成長を行った時の１バッチの膜厚のウェハー毎
の値をプロットしたグラフである。 １……上部電極板、２……下部電極板、３……基板、４
……層間絶縁膜、５……金属配線、６……コンタクトホ
ール。
体基板上にプラズマCVD膜を成長する時の断面を模式的
に表した図、第２図は第２実施例の断面図、第３図は従
来例の断面図、第４図は従来の製造方法で製造した半導
体集積回路上にプラズマCVD成長を行った時の１バッチ
の膜厚のウェハー毎の値をプロットしたグラフ、第５図
は本発明の製造方法で製造した半導体集積回路上にプラ
ズマCVD成長を行った時の１バッチの膜厚のウェハー毎
の値をプロットしたグラフである。 １……上部電極板、２……下部電極板、３……基板、４
……層間絶縁膜、５……金属配線、６……コンタクトホ
ール。
Claims (1)
- 【請求項１】半導体基板を一方の電極の一部とし、該基
板上の金属配線上にプラズマCVD成長膜を成長させるに
際して、該基板の表面上の周辺部で基板に対し電気的接
触を得るプラズマCVD成長装置にて行う半導体集積回路
の製造過程において、上部電極版と基板との電気的接触
を得るために金属配線を行う前に基板表面の集積回路を
形成しない部分の層間絶縁膜に基板に達する穴を形成す
る、又は層間絶縁膜を全面除去することを特徴とする半
導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31115288A JP2797351B2 (ja) | 1988-12-08 | 1988-12-08 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31115288A JP2797351B2 (ja) | 1988-12-08 | 1988-12-08 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02156533A JPH02156533A (ja) | 1990-06-15 |
| JP2797351B2 true JP2797351B2 (ja) | 1998-09-17 |
Family
ID=18013735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31115288A Expired - Lifetime JP2797351B2 (ja) | 1988-12-08 | 1988-12-08 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2797351B2 (ja) |
-
1988
- 1988-12-08 JP JP31115288A patent/JP2797351B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02156533A (ja) | 1990-06-15 |
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