JP2001274053A - 半導体製造方法 - Google Patents
半導体製造方法Info
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- JP2001274053A JP2001274053A JP2000083748A JP2000083748A JP2001274053A JP 2001274053 A JP2001274053 A JP 2001274053A JP 2000083748 A JP2000083748 A JP 2000083748A JP 2000083748 A JP2000083748 A JP 2000083748A JP 2001274053 A JP2001274053 A JP 2001274053A
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- barl
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- oxide film
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- Chemical Vapour Deposition (AREA)
- Formation Of Insulating Films (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】半導体を製造する場合に、ＢＡＲＬ膜の機能が
充分発揮される様にすると共にＢＡＲＬ膜とレジスト膜
との接合性を改善し、良好な集積回路パターン作成を可
能とする。 【解決手段】半導体製造工程に於いて、基板上に反射防
止膜を生成する工程と、該反射防止膜に酸化膜を生成す
る工程と、該酸化膜にレジストを塗布する工程を含む。
充分発揮される様にすると共にＢＡＲＬ膜とレジスト膜
との接合性を改善し、良好な集積回路パターン作成を可
能とする。 【解決手段】半導体製造工程に於いて、基板上に反射防
止膜を生成する工程と、該反射防止膜に酸化膜を生成す
る工程と、該酸化膜にレジストを塗布する工程を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、プラズマを発生さ
せＣＶＤ（化学気相堆積法）によりシリコンウェーハ等
の基板に薄膜を生成し、更にエッチング等の処理をして
半導体素子を製造する半導体製造方法に関するものであ
る。
せＣＶＤ（化学気相堆積法）によりシリコンウェーハ等
の基板に薄膜を生成し、更にエッチング等の処理をして
半導体素子を製造する半導体製造方法に関するものであ
る。
【０００２】
【従来の技術】高密度集積回路等の半導体デバイスは、
シリコンウェーハ、ガラス基板等の基板に薄膜を生成
し、不純物の拡散、エッチング等の処理を行い製造され
るものである。
シリコンウェーハ、ガラス基板等の基板に薄膜を生成
し、不純物の拡散、エッチング等の処理を行い製造され
るものである。
【０００３】先ず、図２に於いて、平行平板型のプラズ
マＣＶＤ装置の概略について説明する。
マＣＶＤ装置の概略について説明する。
【０００４】気密な真空容器４の上部には設置電位とさ
れた上部平板電極（アノード）３が設けられ、該上部平
板電極３と対向し、該上部平板電極３と平行な下部平板
電極（カソード）２が設けられ、該下部平板電極２は前
記真空容器４とは絶縁材５により絶縁されている。又、
前記下部平板電極２には直流遮断用のコンデンサ８を介
して高周波電源１が接続されている。前記真空容器４に
は反応ガスを導入する為の反応ガス導入系６、前記真空
容器４内の圧力を所定の減圧に維持する排気系７が接続
されている。
れた上部平板電極（アノード）３が設けられ、該上部平
板電極３と対向し、該上部平板電極３と平行な下部平板
電極（カソード）２が設けられ、該下部平板電極２は前
記真空容器４とは絶縁材５により絶縁されている。又、
前記下部平板電極２には直流遮断用のコンデンサ８を介
して高周波電源１が接続されている。前記真空容器４に
は反応ガスを導入する為の反応ガス導入系６、前記真空
容器４内の圧力を所定の減圧に維持する排気系７が接続
されている。
【０００５】ウェーハ等の基板に処理を行う場合は、前
記下部平板電極２上にウェーハ９を載置し、前記上部平
板電極３、下部平板電極２間に高周波電力を印加させ、
両電極間にプラズマを発生させ、反応性イオンガスによ
りウェーハ表面に薄膜の生成等の処理を行っている。
記下部平板電極２上にウェーハ９を載置し、前記上部平
板電極３、下部平板電極２間に高周波電力を印加させ、
両電極間にプラズマを発生させ、反応性イオンガスによ
りウェーハ表面に薄膜の生成等の処理を行っている。
【０００６】薄膜を生成した後、或は薄膜に不純物の拡
散をし、エッチング等の処理を行って集積回路パターン
を形成する。
散をし、エッチング等の処理を行って集積回路パターン
を形成する。
【０００７】エッチング処理を行う前工程としてリソグ
ラフィー処理が行われる。これはウェーハにレジストを
塗布し、集積回路パターンを光で焼付け、ウェーハ表面
に集積回路パターンを転写するものであり、エッチング
を行う場合のマスクを形成するものである。マスクはエ
ッチング工程に於いて、選択的にエッチングを行うため
の保護膜として機能する。
ラフィー処理が行われる。これはウェーハにレジストを
塗布し、集積回路パターンを光で焼付け、ウェーハ表面
に集積回路パターンを転写するものであり、エッチング
を行う場合のマスクを形成するものである。マスクはエ
ッチング工程に於いて、選択的にエッチングを行うため
の保護膜として機能する。
【０００８】従来、レジストを塗布する前にＢＡＲＬ膜
（Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｌ
ａｙｅｒ）、即ち反射防止膜を前記真空容器４内で形成
し、その後レジストを塗布し、露光していた。ＢＡＲＬ
膜は集積回路パターンを光で焼付ける場合に、下地膜で
の反射を防止し、多重干渉やハレーションにより、転写
後のレジスト層の形状が設計値と異なる様になることを
防止するものである。
（Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｌ
ａｙｅｒ）、即ち反射防止膜を前記真空容器４内で形成
し、その後レジストを塗布し、露光していた。ＢＡＲＬ
膜は集積回路パターンを光で焼付ける場合に、下地膜で
の反射を防止し、多重干渉やハレーションにより、転写
後のレジスト層の形状が設計値と異なる様になることを
防止するものである。
【０００９】図３に於いて従来のＢＡＲＬ膜（反射防止
膜）の成膜工程について略述する。
膜）の成膜工程について略述する。
【００１０】ウェーハ表面にＢＡＲＬ膜を成膜する為の
下地膜を塗布し、ウェーハを反応室に搬送する。反射防
止膜を成膜する為の反応ガスを供給し、プラズマを発生
させ、前記下地膜の上にＢＡＲＬ膜（ＳｉＯＮ膜）を成
膜する。
下地膜を塗布し、ウェーハを反応室に搬送する。反射防
止膜を成膜する為の反応ガスを供給し、プラズマを発生
させ、前記下地膜の上にＢＡＲＬ膜（ＳｉＯＮ膜）を成
膜する。
【００１１】成膜が完了するとウェーハを搬送室から搬
出する。搬出後レジストを塗布し、その後集積回路パタ
ーンを光で焼付け、非感光部分のレジストを除去し、マ
スクを完成させる。
出する。搬出後レジストを塗布し、その後集積回路パタ
ーンを光で焼付け、非感光部分のレジストを除去し、マ
スクを完成させる。
【００１２】
【発明が解決しようとする課題】従来の方法ではＢＡＲ
Ｌ膜を成膜した後にレジストを塗布する工程の間、ウェ
ーハ等の基板は反応室から取出している。取出された該
ウェーハには時間と共にＢＡＲＬ膜表面に自然酸化膜が
生成されてしまう。ＢＡＲＬ膜の性能には屈折率が影響
するが、自然酸化膜が生成されることで屈折率が変化す
る。特に、自然酸化膜は、その時々の環境、ＢＡＲＬ膜
の成膜処理後の経過時間によって膜厚が変化する。従っ
て、自然酸化膜は膜厚分布、膜質が一定していない。こ
の為、反射防止膜全体としての均一な機能が発揮できな
いという問題を持っていた。又、ＢＡＲＬ膜とレジスト
膜が直接接合することも、その後の処理で形成されるマ
スクの性能に影響しているとされている。即ち、マスク
を形成した場合に裾引現象が生じる。裾引はＢＡＲＬ膜
とレジスト膜との間に窒素原子が存在することが要因の
１つとなっているとされている。尚、ＢＡＲＬ膜はＳｉ
ＯＮであり、自然酸化膜では膜厚が不均質で窒素原子が
介在することが避けられない。
Ｌ膜を成膜した後にレジストを塗布する工程の間、ウェ
ーハ等の基板は反応室から取出している。取出された該
ウェーハには時間と共にＢＡＲＬ膜表面に自然酸化膜が
生成されてしまう。ＢＡＲＬ膜の性能には屈折率が影響
するが、自然酸化膜が生成されることで屈折率が変化す
る。特に、自然酸化膜は、その時々の環境、ＢＡＲＬ膜
の成膜処理後の経過時間によって膜厚が変化する。従っ
て、自然酸化膜は膜厚分布、膜質が一定していない。こ
の為、反射防止膜全体としての均一な機能が発揮できな
いという問題を持っていた。又、ＢＡＲＬ膜とレジスト
膜が直接接合することも、その後の処理で形成されるマ
スクの性能に影響しているとされている。即ち、マスク
を形成した場合に裾引現象が生じる。裾引はＢＡＲＬ膜
とレジスト膜との間に窒素原子が存在することが要因の
１つとなっているとされている。尚、ＢＡＲＬ膜はＳｉ
ＯＮであり、自然酸化膜では膜厚が不均質で窒素原子が
介在することが避けられない。
【００１３】図４（Ａ）は正常にマスク１２が形成され
た場合の断面図であり、断面形状は垂直であるが、裾引
現象が生じると図４（Ｂ）に見られる様に該マスク１２
の基部に裾引１３が形成される。該裾引１３が残置する
と、後工程のエッチングで下地膜１１を正確に削ること
ができなくなり、半導体素子の不良を招くことになる。
た場合の断面図であり、断面形状は垂直であるが、裾引
現象が生じると図４（Ｂ）に見られる様に該マスク１２
の基部に裾引１３が形成される。該裾引１３が残置する
と、後工程のエッチングで下地膜１１を正確に削ること
ができなくなり、半導体素子の不良を招くことになる。
【００１４】本発明は斯かる実情に鑑み、ＢＡＲＬ膜の
機能が充分発揮される様にすると共にＢＡＲＬ膜とレジ
スト膜との接合性を改善し、良好な集積回路パターン作
成を行うことができる様にするものである。
機能が充分発揮される様にすると共にＢＡＲＬ膜とレジ
スト膜との接合性を改善し、良好な集積回路パターン作
成を行うことができる様にするものである。
【００１５】
【課題を解決するための手段】本発明は、基板上に反射
防止膜を生成する工程と、該反射防止膜に酸化膜を生成
する工程と、該酸化膜にレジストを塗布する工程を含む
半導体製造方法に係り、又前記基板上に前記反射防止膜
を生成する工程と、該反射防止膜に前記酸化膜を生成す
る工程とは同一の反応室で行われる半導体製造方法に係
るものである。
防止膜を生成する工程と、該反射防止膜に酸化膜を生成
する工程と、該酸化膜にレジストを塗布する工程を含む
半導体製造方法に係り、又前記基板上に前記反射防止膜
を生成する工程と、該反射防止膜に前記酸化膜を生成す
る工程とは同一の反応室で行われる半導体製造方法に係
るものである。
【００１６】反射防止膜上に均質な酸化膜を生成するこ
とで、反射防止膜の機能が損われない様にし、又反射防
止膜とレジスト膜間の接合性が改善され、裾引の発生が
抑制される。
とで、反射防止膜の機能が損われない様にし、又反射防
止膜とレジスト膜間の接合性が改善され、裾引の発生が
抑制される。
【００１７】
【発明の実施の形態】以下、図面を参照しつつ本発明の
実施の形態を説明する。
実施の形態を説明する。
【００１８】本実施の形態では反射防止膜上に均一で且
つ極薄の酸化膜を形成し、自然酸化膜の生成を防止す
る。又、極薄の酸化膜をウェーハ表面全域に形成し、前
述した窒素原子の介在を抑制するものである。
つ極薄の酸化膜を形成し、自然酸化膜の生成を防止す
る。又、極薄の酸化膜をウェーハ表面全域に形成し、前
述した窒素原子の介在を抑制するものである。
【００１９】図１に於いて、本実施の形態の処理工程に
ついて説明する。
ついて説明する。
【００２０】ウェーハ表面にＢＡＲＬ膜を成膜する為の
下地膜を塗布し、ウェーハを反応室に搬送する。反射防
止膜を成膜する為の反応ガスを供給し、プラズマを発生
させ、前記下地膜の上にＢＡＲＬ膜を成膜する。
下地膜を塗布し、ウェーハを反応室に搬送する。反射防
止膜を成膜する為の反応ガスを供給し、プラズマを発生
させ、前記下地膜の上にＢＡＲＬ膜を成膜する。
【００２１】ＢＡＲＬ膜生成後に反応室を真空引する。
基板処理温度をＢＡＲＬ膜生成温度と同様の温度、例え
ば３２５℃とする。反応室に反応室内の分圧の殆どを占
めるＮ2 Ｏガスを５００sccm〜７００sccmの間の所定流
量、例えば５５０sccm導入し、反応室の圧力を所定圧、
例えば４０Paとする。電極間に高周波電力、例えば１０
０ｗを印加し、プラズマを発生させる。プラズマ発生
後、高周波電力を２５ｗ以下、例えば２０ｗに変更し、
その状態で成膜原料ガス、例えばＳｉＨ4 ガスを５sccm
以下の所定流量、例えば３sccmを導入し薄膜酸化膜、例
えば２０〜３０オングストロームの膜厚を有する酸化膜
を生成する。
基板処理温度をＢＡＲＬ膜生成温度と同様の温度、例え
ば３２５℃とする。反応室に反応室内の分圧の殆どを占
めるＮ2 Ｏガスを５００sccm〜７００sccmの間の所定流
量、例えば５５０sccm導入し、反応室の圧力を所定圧、
例えば４０Paとする。電極間に高周波電力、例えば１０
０ｗを印加し、プラズマを発生させる。プラズマ発生
後、高周波電力を２５ｗ以下、例えば２０ｗに変更し、
その状態で成膜原料ガス、例えばＳｉＨ4 ガスを５sccm
以下の所定流量、例えば３sccmを導入し薄膜酸化膜、例
えば２０〜３０オングストロームの膜厚を有する酸化膜
を生成する。
【００２２】薄膜酸化膜の生成完了後、ウェーハを反応
室から搬出し、レジストを塗布する。その後集積回路パ
ターンを光で焼付け、非感光部分のレジストを除去し、
マスクを完成させる。
室から搬出し、レジストを塗布する。その後集積回路パ
ターンを光で焼付け、非感光部分のレジストを除去し、
マスクを完成させる。
【００２３】上記した様に、ＢＡＲＬ膜を生成した後ウ
ェーハを反応室から出すことなく、続いて極薄酸化膜を
生成している。反応室で所定の条件で酸化膜を生成して
いるので、膜質は均質で而も極薄膜の膜厚分布にバラツ
キのない酸化膜を生成することができる。酸化膜を生成
することで、ウェーハを反応室から搬出した後で、更に
自然酸化膜が生成することが防止される。従って、ＢＡ
ＲＬ膜の膜特性が損われることがない。而して、精密高
品質な集積回路パターンの焼付けが可能となる。
ェーハを反応室から出すことなく、続いて極薄酸化膜を
生成している。反応室で所定の条件で酸化膜を生成して
いるので、膜質は均質で而も極薄膜の膜厚分布にバラツ
キのない酸化膜を生成することができる。酸化膜を生成
することで、ウェーハを反応室から搬出した後で、更に
自然酸化膜が生成することが防止される。従って、ＢＡ
ＲＬ膜の膜特性が損われることがない。而して、精密高
品質な集積回路パターンの焼付けが可能となる。
【００２４】更に、ＢＡＲＬ膜全面に亘って極薄の酸化
膜を生成するので、レジストを塗布した場合に、レジス
ト膜とＢＡＲＬ膜との直接接合が防止される。而して、
ＢＡＲＬ膜とレジスト膜との間に窒素原子が介在するこ
とがなくなり、裾引現象が改善され、図４（Ａ）に示さ
れる様な断面を持つ良好なマスクが形成される。
膜を生成するので、レジストを塗布した場合に、レジス
ト膜とＢＡＲＬ膜との直接接合が防止される。而して、
ＢＡＲＬ膜とレジスト膜との間に窒素原子が介在するこ
とがなくなり、裾引現象が改善され、図４（Ａ）に示さ
れる様な断面を持つ良好なマスクが形成される。
【００２５】
【発明の効果】以上述べた如く本発明によれば、ＢＡＲ
Ｌ膜に生成される酸化膜を均質としたので、ＢＡＲＬ膜
性能が充分に発揮され、精密な集積回路パターンの光焼
付けが行え、又ＢＡＲＬ膜とレジスト膜との直接接合を
防止できるので、レジスト膜の裾引が解消され、ＢＡＲ
Ｌ膜の性能安定が向上し、後工程のエッチング精度が向
上し、ひいては半導体素子の品質、歩留りが向上すると
いう優れた効果を発揮する。
Ｌ膜に生成される酸化膜を均質としたので、ＢＡＲＬ膜
性能が充分に発揮され、精密な集積回路パターンの光焼
付けが行え、又ＢＡＲＬ膜とレジスト膜との直接接合を
防止できるので、レジスト膜の裾引が解消され、ＢＡＲ
Ｌ膜の性能安定が向上し、後工程のエッチング精度が向
上し、ひいては半導体素子の品質、歩留りが向上すると
いう優れた効果を発揮する。
【図１】本発明の実施の形態の要部を示す処理工程図で
ある。
ある。
【図２】本発明が実施される半導体製造装置の処理室の
概要を示す説明図である。
概要を示す説明図である。
【図３】従来例を示す処理工程図である。
【図４】基板に形成されるマスクの断面形状を示す説明
図である。
図である。
１ 高周波電源 ２ 下部平板電極（カソード） ３ 上部平板電極（アノード） ９ ウェーハ １１ 下地膜 １２ マスク １３ 裾引
Claims (2)
- 【請求項１】 基板上に反射防止膜を生成する工程と、
該反射防止膜に酸化膜を生成する工程と、該酸化膜にレ
ジストを塗布する工程を含むことを特徴とする半導体製
造方法。 - 【請求項２】 前記基板上に前記反射防止膜を生成する
工程と、該反射防止膜に前記酸化膜を生成する工程とは
同一の反応室で行われる請求項１の半導体製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000083748A JP2001274053A (ja) | 2000-03-24 | 2000-03-24 | 半導体製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000083748A JP2001274053A (ja) | 2000-03-24 | 2000-03-24 | 半導体製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001274053A true JP2001274053A (ja) | 2001-10-05 |
Family
ID=18600330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000083748A Pending JP2001274053A (ja) | 2000-03-24 | 2000-03-24 | 半導体製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001274053A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100818421B1 (ko) | 2006-12-27 | 2008-04-01 | 동부일렉트로닉스 주식회사 | 반도체 소자의 형성 방법 |
-
2000
- 2000-03-24 JP JP2000083748A patent/JP2001274053A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100818421B1 (ko) | 2006-12-27 | 2008-04-01 | 동부일렉트로닉스 주식회사 | 반도체 소자의 형성 방법 |
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