JP2753232B2 - 液晶表示装置 - Google Patents
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えば液晶駆動回路のような容量性負荷駆
動回路に係り、特にリークがある容量性負荷の駆動に好
適なバイアス電流回路を有する液晶表示装置に関する。 〔従来の技術〕 ソースフォロワのように一方向にだけ電流を流す回路
を出力回路としてリークがある容量性負荷を駆動する場
合、容量性負荷への電流の供給又は容量性負荷からの電
流の引抜きを行うバイアス電流回路を設ける必要があ
る。このバイアス電流回路としては、常時大きな電流を
流してセトリングタイムを短くすると共にリーク分を補
償するものが考えられるが、この方法では消費電力が大
きくなる。消費電力低減のためには、セトリングタイム
を短くするために大きなバイアス電流を流して出力イン
ピーダンスを下げる期間と、リーク分を補償するために
小さなバイアス電流を流して出力インピーダンスを下げ
る期間との２通りの動作状態を持つバイアス電流回路を
用いることが考えられる。このようなバイアス電流回路
としては、「集積回路工学（２）」柳井久義他，コロナ
社，昭和54年,p97に記載のように、１つのMOSトランジ
スタのゲート電圧を複数通りに切換えることにより、１
つのMOSトランジスタによって複数通りの電流を流す電
流源が考えられる。 〔発明が解決しようとする問題点〕 上記従来技術は、１つのMOSトランジスタのゲートに
複数通りの電圧を印加することによって複数通りの電流
の切換えを行っている。このため小電流用に設計したMO
Sトランジスタを用いて大電流を流す時にはゲート・ソ
ース間電圧が大きくなり、定電流源として有効なドレイ
ン電圧のダイナミックレンジが小さくなってしまう。こ
れに対し大きなダイナミックレンジを得るために小さな
ゲート・ソース間電圧で大電流を流すよう設計したMOS
トランジスタを用いると、小電流を流す時のゲート電圧
が低くなりすぎて、MOSのVth等のばらつきによって電流
値がばらつき場合によっては電流が流れないカットオフ
状態になってしまう問題があった。従って、ダイナミッ
クレンジとセトリングタイムの制限下でVthがばらつい
た場合の動作安定性を考えるとバイアス電流を小さくで
きないため、バイアス電流を切換えても消費電力を大き
く低減できなかった。 本発明の目的は、切換比が大きく、かつそれぞれのば
らつきが小さい複数通りの電流が得られると共に、ダイ
ナミックレンジが大きいバイアス電流回路を提供するこ
とにある。 〔問題点を解決するための手段〕 上記目的は、それぞれ所定の定電流源となるように設
計したMOSトランジスタを複数個並列接続して用い、少
なくとも１つのMOSトランジスタのゲート電圧を、該MOS
トランジスタに電流を流させないカットオフ状態になる
電圧と、所定の電流を流させるために必要な電圧とに切
換える切換回路を設けることにより達成される。 〔作用〕 液晶セル等の容量性負荷に信号を書込むセトリング時
には、全てのMOSトランジスタが動作状態となって大電
流を流すことにより容量性負荷を短時間で駆動し、セッ
ト後はゲート電極に常に一定の電圧が印加されているMO
Sトランジスタのみが動作状態となって容量性負荷のリ
ーク分を補償する電流を流す。 上記解決手段によれば、複数個あるMOSトランジスタ
のそれぞれのゲートに所定の電圧を印加することによっ
て所定の電流を流すことができるので、電流切換比を大
きくとれ、また大きなダイナミックレンジが得られるバ
イアス電流回路が構成できる。従って、例えばこのバイ
アス電流回路を用いて容量性負荷駆動回路を構成するこ
とによりセトリングタイムを短かく、ダイナミックレン
ジを大きく、かつ消費電力を小さくすることができる。 〔実施例〕 以下、本発明の実施例を図面を用いて説明する。第１
図は、本発明によるバイアス電流回路を用いた液晶表示
装置の一部を示す構成図、第２図は第１図の回路の動作
波形例である。Vccは電源端子Vinは信号入力端子101,10
2は例えばMOSトランジスタにより構成されるアナログス
イッチ、201,202はホールド容量、３は差動増幅器、４
はソースフォロワとして用いるｎ−chMOSトランジス
タ、５は例えばMOSトランジスタによって構成され、電
圧VBとGNDレベルの電圧とを切換える電圧切換回路、6,7
は本発明のバイアス電流回路を構成し、電圧VBをゲート
に印刷することでそれぞれ所定の電流を流すよう設計し
たｎ−chMOSトランジスタ、８は垂直走査用シフトレジ
スタ、９は列信号電極、10は行走査電極、11はMOSトラ
ンジスタ、12は液晶セル、13はアクティブマトリクス方
式液晶パネル、211は回路切換スイッチ、401は液晶セル
12の対向電極、300は本発明のバイアス電流回路を示す
部分、301はバイアス電流供給端子、302は列信号電極９
の駆動回路、V101,V102はアナログスイッチ101,102の動
作タイミング、V201,V202はそれぞれアナログスイッチ1
01とホールド容量201、アナログスイッチ102とホールド
容量202から構成されるサンプルホールド回路の動作タ
イミング、V211はｎ−chMOSトランジスタ４のゲートを
に接続するかに接続するかのスイッチ211の切換タ
イミング、V9は列信号電極９の電圧、V10は行走査電極1
0の電圧、V12は液晶セル12の電圧、V6はMOSトランジス
タ６のゲート電圧、i1はMOSトランジスタ６の電流、ｉ
は電流供給端子301の電流である。尚、第１図は前述の
ように液晶パネルと液晶表示装置の一部分だけを示して
おり、列信号電極９の駆動回路302は液晶パネル13の列
信号電極９と同数備えられ、全体で液晶表示装置を構成
するものである。また、以下の説明では液晶パネルの列
信号電極を駆動する場合について述べるが、容量性負荷
であれば、列信号電極以外のものについても同様の効果
が得られる。 第１図において、アナログスイッチ101（または102）
はホールド容量201（または202）と共にサンプルホール
ド回路を形成している。各サンプルホールド回路は１水
平走査周期おきに入力信号Vinをサンプリングし、ホー
ルド容量201（または202）にそれぞれが駆動を担当する
列信号電極９に見合った信号電圧をホールドする。ホー
ルドされた信号電圧は高入力インピーダンス差動増幅器
３、及びｎ−chMOSトランジスタ4,6,7で構成されるボル
テージフォロワを介して列信号電極９に印加される。 垂直走査用シフトレジスタ８には水平同期信号に同期
したクロックパルスφＶと、垂直同期信号を遅延させて
得られる垂直走査開始信号DVが印加される。この垂直走
査用シフトレジスタ８の出力により、テレビの水平走査
線に相当する行走査電極10にゲートが接続されているMO
Sトランジスタ11をオンさせて、液晶セル12に列信号電
極９に印加された信号を与え、画像を表示する。また、
全ての液晶セル12の対向電極401は共通に接続され、液
晶を交流駆動するために、入力信号電圧Vinのほぼ中点
電位が与えられる。ここで、液晶パネル13の光透過率を
確保するためには、不透明なMOSトランジスタ11の占有
面積をできるだけ小さくしなければならないので、その
オン電流が小さくなってしまう。このことは、列信号電
極９を通して負荷容量である液晶セル12へ信号電圧を書
込む時間をできるだけ長くする必要があることを示して
いる。従って列信号電極９を駆動する回路302の出力セ
トリングタイムをできるだけ短かくし、かつ出力電圧を
安定に保たなければならない。 第１図の実施例では、ソースフォロワとして用いるｎ
−chMOSトランジスタ４にバイアス電流ｉを供給するこ
とにより、列信号電極９を駆動している。このバイアス
電流ｉは、電流源として動作するｎ−chMOSトランジス
タ6,7によって供給されている。容量性負荷である列信
号電極９に印加される電圧の立下がり時間は、列信号電
極９から電流を引抜くｎ−chMOSトランジスタ６のバイ
アス電流I1とｎ−chMOSトランジスタ７のバイアス電流I
2との和（I1＋I2）によって決まる。I1とI2はそれぞ
れ、ｎ−chMOSトランジスタ6,7のチャネル幅及びチャネ
ル長に依存している。該ｎ−chMOSトランジスタ6,7は所
定の電圧VBがゲートに印加された場合にそれぞれI1,I2
を流すようにチャネル幅とチャネル長を最適に設計した
ものである。前述のように、液晶表示装置では出力セト
リングタイムが短いことが望ましい。そのために、電圧
VBをｎ−chMOSトランジスタ６のゲートに印加してｎ−c
hMOSトランジスタ６もオンさせ出力電圧変化時にI1＋I2
の大きなバイアス電流を流すことにより、出力セトリン
グタイムを短くしている。次に画像信号が出力されるま
での残りの期間は、電圧切換回路５によってｎ−chMOS
トランジスタ６のゲートに印加される電圧をGNDレベル
にすることで、ｎ−chMOSトランジスタ６をカットオフ
状態にし、i1＝０としている。従って、ソースフォロワ
用ｎ−chMOSトランジスタ４に流れるバイアス電流はｉ
＝I2になる。容量性負荷である列信号電極９に、電源電
圧Vccに何うリークがあると、この期間のバイアス電流
ｉがｉ＝０の場合は、列信号電極９の電圧は例えばV9の
一点鎖線で示したようになる。つまり、次に列信号電極
９に信号電圧が書込まれる直前には、列信号電極９の電
圧は最初に書込まれた電圧（ホールド容量201（または2
02）がホールドしている電圧）とはリークにより流出し
た分だけ異なる値になっている。液晶セル12に書込まれ
る電圧は、MOSトランジスタ11がオフになる直前の電圧
なので、液晶セル12の電圧はホールド容量201（または2
02）のホールド電圧とは異なった値になり、表示画像の
画質が劣化してしまう。 これに対し、本発明によれば、この期間中はｉ＝I2の
小さいバイアス電流を常時流しているので、I2に比べて
小電流のリークによる列信号電極９の電圧変化を防ぐこ
とができ、表示画像の画質劣化を防ぐことができると共
に、バイアス電流I2はI2≪I1＋I2なので、１個のMOSト
ランジスタを用いてI1＋I2のバイアス電流を流し続ける
場合に比べて消費電力の増加を小さくできる。また１個
のMOSトランジスタのゲート電圧を切換えてバイアス電
流を変化させる方法では、前述したように、バイアス電
流値の相対ばらつきを小さくできないこと、ダイナミッ
クレンジを大きくとれないこと、といったデメリットが
あった。しかし、本発明によれば電流切換比を大きくと
れ、かつダイナミックレンジを大きくできると共に、液
晶セル12を交流駆動するために信号電圧が大きく変化す
るにもかかわらず、出力セトリングタイムを短かくし、
また消費電力を低減できるので大きな効果がある。 なお、第１図の実施例では、ｎ−chMOSトランジスタ
６を導通させる為のゲート電圧は、ｎ−chMOSトランジ
スタ７のゲート電圧と同じ電圧に設定したが、これらの
トランジスタを導通させる電圧は必らずしも同じでなく
ても良い。 本発明の他の一実施例を第３図に、第３図の実施例の
動作波形例を第４図に示す。第１図と異なるのは、ソー
スフォロワ用ｎ−chMOSトランジスタ４を省き、差動増
幅器３をそのまま出力回路に用いた点であり、第３図で
はMOSトランジスタ6,7,14〜17による差動増幅器の具体
的構成を示している。該差動増幅器は単体でボルテージ
フォロワとして動作する容量性負荷駆動回路である。ア
ナログスイッチ101（または102）とホールド容量201
（または202）から構成されるサンプルホールド回路に
よってサンプリングされた信号電圧は、該差動増幅器に
印加される。 ところ、MOSトランジスタにより構成された差動増幅
器の利得は、一般にバイアス電流が少ないほど大きくな
るという特性を持っている。従って、該差動増幅器が直
接駆動する列信号電極９に印加される出力電圧と、ホー
ルド容量201（または202）にホールドされた電圧との差
（いわゆるオフセット電圧）を小さくするためには、該
差動増幅器のバイアス電流を少なくして利得を大きくす
ると良い。一方、該差動増幅器が駆動する列信号電極９
は容量性負荷であるため、第３図の実施例においては、
列信号電極９の電圧が大きな電圧から小さな電圧に変化
する場合、その変化時間は電荷を引抜く差動増幅器のバ
イアス電流ｉの値によって決まってくる。（尚、立上が
り時は電源Vccから充電されるので、立上がり時間は立
下がり時間に比べて短い。）すなわち、バイアス電流を
小さくすると利得が大きくなり、オフセットが小さくな
るが、この場合出力セトリングタイムが長くなり、所定
の時間内に出力電圧が所定の値まで到達できない。逆
に、所定の時間内に出力電圧を所定の値に到達させるた
めには大きなバイアス電流を流せば良いが利得が小さく
なり、オフセット電圧が大きくなってしまう。 このため、第４図中のV9に示すようにセトリングタイ
ムを短くするため、第４図中のｉに示すように一定期
間、例えば水平帰線期間中I1＋I2（I1≫I2）の大きなバ
イアス電流を該差動増幅器に流して列信号電極を駆動す
る。これにより、列信号電極９の電圧は水平帰線期間
に、差動増幅器の入力電圧に対して十分近づく。水平帰
線期間終了後は、電圧切換回路５によってｎ−chMOSト
ランジスタ６のゲートに印加される電圧をGNDレベルに
することでｎ−chMOSトランジスタ６をカットオフ状態
にして、i1＝０とし、差動増幅器のバイアス電流をｉ＝
I2の小バイアス電流にする。これにより、利得を上げオ
フセット電圧を更に小さくできる。従って出力セトリン
グタイムを短くし、かつオフセット電圧を小さくできる
と共に、消費電力を低減できる効果がある。 本発明の他の一実施例を第５図に示し、第６図の動作
波形例を用いて説明する。第１図の実施例と異なるの
は、列信号電極９を駆動する回路として、ソースフォロ
ワに代り利得を持つソース接地回路を用いている点であ
る。第５図においては、ソース接地回路として用いるｎ
−chMOSトランジスタ20にバイアス電流を供給する、本
発明のバイアス電流回路をｐ−chMOSトランジスタ18,19
によって構成している。 列信号電極９の電圧の立上がり時間を短くするため
に、水平帰線期間中はｉ＝I1＋I2の大バイアス電流をソ
ース接地回路に供給して出力可能電流を増し、列信号電
極９を駆動している。出力電圧が、ホールド容量201
（または202）の電圧値と同じ値に到達した後は、電圧
切換回路５によってｐ−chMOSトランジスタ18のゲート
に印加する電圧をVccレベルにし、ｐ−chMOSトランジス
タ18をカットオフ状態にしている。これにより、i1＝０
となり、出力ソース接地回路はｉ＝I2の小バイアス電流
で動作する。第５図の実施例では差動増幅器３に加え
て、ソース接地回路も利得を持っているので、第１図の
実施例に比べ総合の利得が大きくなる。オフセット電圧
は利得の逆数に比例するので、消費電力を低減できる他
にオフセット電圧を第１図の実施例の場合に比べ小さく
できる効果がある。 尚、以上で説明してきた実施例において、ｐ−chMOS
トランジスタとｎ−chMOSトランジスタを置換えても同
様な効果を得ることができることは明らかである。更
に、以上の実施例ではバイアス電流回路を２つのMOSト
ランジスタで構成した例について説明したが、３つ以上
のMOSトランジスタを用いて構成しても同様な効果を得
ることができる。また、バイアス電流回路として、MOS
トランジスタを用いた回路を例に上げて説明してきた
が、MOSトランジスタを接合形FETや、バイポーラトラン
ジスタなどに置換えた場合でも同様な効果が得られる。
また、MOSトランジスタを用いてバイアス電流回路を構
成する場合は、前述のように所定の電流値を得るように
各MOSトランジスタのチャネル幅とチャネル長を設計し
たが、バイポーラトランジスタを用いて構成する場合
は、各トランジスタのエミッタ電極に所定のエミッタ抵
抗を接続することによって所定の電流値を得るように構
成すると良い。 〔発明の効果〕 以上で説明したように本発明によれば、各々ばらつき
が小さく、かつ互いの切換比が大きい複数通りの電流値
の切換えを行うことができる。さらに、バイアス電流回
路を構成する各MOSトランジスタ（又はバイポーラトラ
ンジスタ）のチャネル幅やチャネル長（又はエミッタサ
イズ）及びゲート電圧（又はベース電圧）等を、MOSト
ランジスタ（又はバイポーラトランジスタ）に流す特定
の電流値だけに合わせて設定できる。つまり望みの電圧
をゲート（又はベース）に印加して必要な電流を流すこ
とができる。これにより、本発明によるバイアス電流回
路を用いることで広いダイナミックレンジが得られ、ま
た常時大きな電流によって容量性負荷を駆動する場合に
比べ消費電力を低減できる効果がある。
動回路に係り、特にリークがある容量性負荷の駆動に好
適なバイアス電流回路を有する液晶表示装置に関する。 〔従来の技術〕 ソースフォロワのように一方向にだけ電流を流す回路
を出力回路としてリークがある容量性負荷を駆動する場
合、容量性負荷への電流の供給又は容量性負荷からの電
流の引抜きを行うバイアス電流回路を設ける必要があ
る。このバイアス電流回路としては、常時大きな電流を
流してセトリングタイムを短くすると共にリーク分を補
償するものが考えられるが、この方法では消費電力が大
きくなる。消費電力低減のためには、セトリングタイム
を短くするために大きなバイアス電流を流して出力イン
ピーダンスを下げる期間と、リーク分を補償するために
小さなバイアス電流を流して出力インピーダンスを下げ
る期間との２通りの動作状態を持つバイアス電流回路を
用いることが考えられる。このようなバイアス電流回路
としては、「集積回路工学（２）」柳井久義他，コロナ
社，昭和54年,p97に記載のように、１つのMOSトランジ
スタのゲート電圧を複数通りに切換えることにより、１
つのMOSトランジスタによって複数通りの電流を流す電
流源が考えられる。 〔発明が解決しようとする問題点〕 上記従来技術は、１つのMOSトランジスタのゲートに
複数通りの電圧を印加することによって複数通りの電流
の切換えを行っている。このため小電流用に設計したMO
Sトランジスタを用いて大電流を流す時にはゲート・ソ
ース間電圧が大きくなり、定電流源として有効なドレイ
ン電圧のダイナミックレンジが小さくなってしまう。こ
れに対し大きなダイナミックレンジを得るために小さな
ゲート・ソース間電圧で大電流を流すよう設計したMOS
トランジスタを用いると、小電流を流す時のゲート電圧
が低くなりすぎて、MOSのVth等のばらつきによって電流
値がばらつき場合によっては電流が流れないカットオフ
状態になってしまう問題があった。従って、ダイナミッ
クレンジとセトリングタイムの制限下でVthがばらつい
た場合の動作安定性を考えるとバイアス電流を小さくで
きないため、バイアス電流を切換えても消費電力を大き
く低減できなかった。 本発明の目的は、切換比が大きく、かつそれぞれのば
らつきが小さい複数通りの電流が得られると共に、ダイ
ナミックレンジが大きいバイアス電流回路を提供するこ
とにある。 〔問題点を解決するための手段〕 上記目的は、それぞれ所定の定電流源となるように設
計したMOSトランジスタを複数個並列接続して用い、少
なくとも１つのMOSトランジスタのゲート電圧を、該MOS
トランジスタに電流を流させないカットオフ状態になる
電圧と、所定の電流を流させるために必要な電圧とに切
換える切換回路を設けることにより達成される。 〔作用〕 液晶セル等の容量性負荷に信号を書込むセトリング時
には、全てのMOSトランジスタが動作状態となって大電
流を流すことにより容量性負荷を短時間で駆動し、セッ
ト後はゲート電極に常に一定の電圧が印加されているMO
Sトランジスタのみが動作状態となって容量性負荷のリ
ーク分を補償する電流を流す。 上記解決手段によれば、複数個あるMOSトランジスタ
のそれぞれのゲートに所定の電圧を印加することによっ
て所定の電流を流すことができるので、電流切換比を大
きくとれ、また大きなダイナミックレンジが得られるバ
イアス電流回路が構成できる。従って、例えばこのバイ
アス電流回路を用いて容量性負荷駆動回路を構成するこ
とによりセトリングタイムを短かく、ダイナミックレン
ジを大きく、かつ消費電力を小さくすることができる。 〔実施例〕 以下、本発明の実施例を図面を用いて説明する。第１
図は、本発明によるバイアス電流回路を用いた液晶表示
装置の一部を示す構成図、第２図は第１図の回路の動作
波形例である。Vccは電源端子Vinは信号入力端子101,10
2は例えばMOSトランジスタにより構成されるアナログス
イッチ、201,202はホールド容量、３は差動増幅器、４
はソースフォロワとして用いるｎ−chMOSトランジス
タ、５は例えばMOSトランジスタによって構成され、電
圧VBとGNDレベルの電圧とを切換える電圧切換回路、6,7
は本発明のバイアス電流回路を構成し、電圧VBをゲート
に印刷することでそれぞれ所定の電流を流すよう設計し
たｎ−chMOSトランジスタ、８は垂直走査用シフトレジ
スタ、９は列信号電極、10は行走査電極、11はMOSトラ
ンジスタ、12は液晶セル、13はアクティブマトリクス方
式液晶パネル、211は回路切換スイッチ、401は液晶セル
12の対向電極、300は本発明のバイアス電流回路を示す
部分、301はバイアス電流供給端子、302は列信号電極９
の駆動回路、V101,V102はアナログスイッチ101,102の動
作タイミング、V201,V202はそれぞれアナログスイッチ1
01とホールド容量201、アナログスイッチ102とホールド
容量202から構成されるサンプルホールド回路の動作タ
イミング、V211はｎ−chMOSトランジスタ４のゲートを
に接続するかに接続するかのスイッチ211の切換タ
イミング、V9は列信号電極９の電圧、V10は行走査電極1
0の電圧、V12は液晶セル12の電圧、V6はMOSトランジス
タ６のゲート電圧、i1はMOSトランジスタ６の電流、ｉ
は電流供給端子301の電流である。尚、第１図は前述の
ように液晶パネルと液晶表示装置の一部分だけを示して
おり、列信号電極９の駆動回路302は液晶パネル13の列
信号電極９と同数備えられ、全体で液晶表示装置を構成
するものである。また、以下の説明では液晶パネルの列
信号電極を駆動する場合について述べるが、容量性負荷
であれば、列信号電極以外のものについても同様の効果
が得られる。 第１図において、アナログスイッチ101（または102）
はホールド容量201（または202）と共にサンプルホール
ド回路を形成している。各サンプルホールド回路は１水
平走査周期おきに入力信号Vinをサンプリングし、ホー
ルド容量201（または202）にそれぞれが駆動を担当する
列信号電極９に見合った信号電圧をホールドする。ホー
ルドされた信号電圧は高入力インピーダンス差動増幅器
３、及びｎ−chMOSトランジスタ4,6,7で構成されるボル
テージフォロワを介して列信号電極９に印加される。 垂直走査用シフトレジスタ８には水平同期信号に同期
したクロックパルスφＶと、垂直同期信号を遅延させて
得られる垂直走査開始信号DVが印加される。この垂直走
査用シフトレジスタ８の出力により、テレビの水平走査
線に相当する行走査電極10にゲートが接続されているMO
Sトランジスタ11をオンさせて、液晶セル12に列信号電
極９に印加された信号を与え、画像を表示する。また、
全ての液晶セル12の対向電極401は共通に接続され、液
晶を交流駆動するために、入力信号電圧Vinのほぼ中点
電位が与えられる。ここで、液晶パネル13の光透過率を
確保するためには、不透明なMOSトランジスタ11の占有
面積をできるだけ小さくしなければならないので、その
オン電流が小さくなってしまう。このことは、列信号電
極９を通して負荷容量である液晶セル12へ信号電圧を書
込む時間をできるだけ長くする必要があることを示して
いる。従って列信号電極９を駆動する回路302の出力セ
トリングタイムをできるだけ短かくし、かつ出力電圧を
安定に保たなければならない。 第１図の実施例では、ソースフォロワとして用いるｎ
−chMOSトランジスタ４にバイアス電流ｉを供給するこ
とにより、列信号電極９を駆動している。このバイアス
電流ｉは、電流源として動作するｎ−chMOSトランジス
タ6,7によって供給されている。容量性負荷である列信
号電極９に印加される電圧の立下がり時間は、列信号電
極９から電流を引抜くｎ−chMOSトランジスタ６のバイ
アス電流I1とｎ−chMOSトランジスタ７のバイアス電流I
2との和（I1＋I2）によって決まる。I1とI2はそれぞ
れ、ｎ−chMOSトランジスタ6,7のチャネル幅及びチャネ
ル長に依存している。該ｎ−chMOSトランジスタ6,7は所
定の電圧VBがゲートに印加された場合にそれぞれI1,I2
を流すようにチャネル幅とチャネル長を最適に設計した
ものである。前述のように、液晶表示装置では出力セト
リングタイムが短いことが望ましい。そのために、電圧
VBをｎ−chMOSトランジスタ６のゲートに印加してｎ−c
hMOSトランジスタ６もオンさせ出力電圧変化時にI1＋I2
の大きなバイアス電流を流すことにより、出力セトリン
グタイムを短くしている。次に画像信号が出力されるま
での残りの期間は、電圧切換回路５によってｎ−chMOS
トランジスタ６のゲートに印加される電圧をGNDレベル
にすることで、ｎ−chMOSトランジスタ６をカットオフ
状態にし、i1＝０としている。従って、ソースフォロワ
用ｎ−chMOSトランジスタ４に流れるバイアス電流はｉ
＝I2になる。容量性負荷である列信号電極９に、電源電
圧Vccに何うリークがあると、この期間のバイアス電流
ｉがｉ＝０の場合は、列信号電極９の電圧は例えばV9の
一点鎖線で示したようになる。つまり、次に列信号電極
９に信号電圧が書込まれる直前には、列信号電極９の電
圧は最初に書込まれた電圧（ホールド容量201（または2
02）がホールドしている電圧）とはリークにより流出し
た分だけ異なる値になっている。液晶セル12に書込まれ
る電圧は、MOSトランジスタ11がオフになる直前の電圧
なので、液晶セル12の電圧はホールド容量201（または2
02）のホールド電圧とは異なった値になり、表示画像の
画質が劣化してしまう。 これに対し、本発明によれば、この期間中はｉ＝I2の
小さいバイアス電流を常時流しているので、I2に比べて
小電流のリークによる列信号電極９の電圧変化を防ぐこ
とができ、表示画像の画質劣化を防ぐことができると共
に、バイアス電流I2はI2≪I1＋I2なので、１個のMOSト
ランジスタを用いてI1＋I2のバイアス電流を流し続ける
場合に比べて消費電力の増加を小さくできる。また１個
のMOSトランジスタのゲート電圧を切換えてバイアス電
流を変化させる方法では、前述したように、バイアス電
流値の相対ばらつきを小さくできないこと、ダイナミッ
クレンジを大きくとれないこと、といったデメリットが
あった。しかし、本発明によれば電流切換比を大きくと
れ、かつダイナミックレンジを大きくできると共に、液
晶セル12を交流駆動するために信号電圧が大きく変化す
るにもかかわらず、出力セトリングタイムを短かくし、
また消費電力を低減できるので大きな効果がある。 なお、第１図の実施例では、ｎ−chMOSトランジスタ
６を導通させる為のゲート電圧は、ｎ−chMOSトランジ
スタ７のゲート電圧と同じ電圧に設定したが、これらの
トランジスタを導通させる電圧は必らずしも同じでなく
ても良い。 本発明の他の一実施例を第３図に、第３図の実施例の
動作波形例を第４図に示す。第１図と異なるのは、ソー
スフォロワ用ｎ−chMOSトランジスタ４を省き、差動増
幅器３をそのまま出力回路に用いた点であり、第３図で
はMOSトランジスタ6,7,14〜17による差動増幅器の具体
的構成を示している。該差動増幅器は単体でボルテージ
フォロワとして動作する容量性負荷駆動回路である。ア
ナログスイッチ101（または102）とホールド容量201
（または202）から構成されるサンプルホールド回路に
よってサンプリングされた信号電圧は、該差動増幅器に
印加される。 ところ、MOSトランジスタにより構成された差動増幅
器の利得は、一般にバイアス電流が少ないほど大きくな
るという特性を持っている。従って、該差動増幅器が直
接駆動する列信号電極９に印加される出力電圧と、ホー
ルド容量201（または202）にホールドされた電圧との差
（いわゆるオフセット電圧）を小さくするためには、該
差動増幅器のバイアス電流を少なくして利得を大きくす
ると良い。一方、該差動増幅器が駆動する列信号電極９
は容量性負荷であるため、第３図の実施例においては、
列信号電極９の電圧が大きな電圧から小さな電圧に変化
する場合、その変化時間は電荷を引抜く差動増幅器のバ
イアス電流ｉの値によって決まってくる。（尚、立上が
り時は電源Vccから充電されるので、立上がり時間は立
下がり時間に比べて短い。）すなわち、バイアス電流を
小さくすると利得が大きくなり、オフセットが小さくな
るが、この場合出力セトリングタイムが長くなり、所定
の時間内に出力電圧が所定の値まで到達できない。逆
に、所定の時間内に出力電圧を所定の値に到達させるた
めには大きなバイアス電流を流せば良いが利得が小さく
なり、オフセット電圧が大きくなってしまう。 このため、第４図中のV9に示すようにセトリングタイ
ムを短くするため、第４図中のｉに示すように一定期
間、例えば水平帰線期間中I1＋I2（I1≫I2）の大きなバ
イアス電流を該差動増幅器に流して列信号電極を駆動す
る。これにより、列信号電極９の電圧は水平帰線期間
に、差動増幅器の入力電圧に対して十分近づく。水平帰
線期間終了後は、電圧切換回路５によってｎ−chMOSト
ランジスタ６のゲートに印加される電圧をGNDレベルに
することでｎ−chMOSトランジスタ６をカットオフ状態
にして、i1＝０とし、差動増幅器のバイアス電流をｉ＝
I2の小バイアス電流にする。これにより、利得を上げオ
フセット電圧を更に小さくできる。従って出力セトリン
グタイムを短くし、かつオフセット電圧を小さくできる
と共に、消費電力を低減できる効果がある。 本発明の他の一実施例を第５図に示し、第６図の動作
波形例を用いて説明する。第１図の実施例と異なるの
は、列信号電極９を駆動する回路として、ソースフォロ
ワに代り利得を持つソース接地回路を用いている点であ
る。第５図においては、ソース接地回路として用いるｎ
−chMOSトランジスタ20にバイアス電流を供給する、本
発明のバイアス電流回路をｐ−chMOSトランジスタ18,19
によって構成している。 列信号電極９の電圧の立上がり時間を短くするため
に、水平帰線期間中はｉ＝I1＋I2の大バイアス電流をソ
ース接地回路に供給して出力可能電流を増し、列信号電
極９を駆動している。出力電圧が、ホールド容量201
（または202）の電圧値と同じ値に到達した後は、電圧
切換回路５によってｐ−chMOSトランジスタ18のゲート
に印加する電圧をVccレベルにし、ｐ−chMOSトランジス
タ18をカットオフ状態にしている。これにより、i1＝０
となり、出力ソース接地回路はｉ＝I2の小バイアス電流
で動作する。第５図の実施例では差動増幅器３に加え
て、ソース接地回路も利得を持っているので、第１図の
実施例に比べ総合の利得が大きくなる。オフセット電圧
は利得の逆数に比例するので、消費電力を低減できる他
にオフセット電圧を第１図の実施例の場合に比べ小さく
できる効果がある。 尚、以上で説明してきた実施例において、ｐ−chMOS
トランジスタとｎ−chMOSトランジスタを置換えても同
様な効果を得ることができることは明らかである。更
に、以上の実施例ではバイアス電流回路を２つのMOSト
ランジスタで構成した例について説明したが、３つ以上
のMOSトランジスタを用いて構成しても同様な効果を得
ることができる。また、バイアス電流回路として、MOS
トランジスタを用いた回路を例に上げて説明してきた
が、MOSトランジスタを接合形FETや、バイポーラトラン
ジスタなどに置換えた場合でも同様な効果が得られる。
また、MOSトランジスタを用いてバイアス電流回路を構
成する場合は、前述のように所定の電流値を得るように
各MOSトランジスタのチャネル幅とチャネル長を設計し
たが、バイポーラトランジスタを用いて構成する場合
は、各トランジスタのエミッタ電極に所定のエミッタ抵
抗を接続することによって所定の電流値を得るように構
成すると良い。 〔発明の効果〕 以上で説明したように本発明によれば、各々ばらつき
が小さく、かつ互いの切換比が大きい複数通りの電流値
の切換えを行うことができる。さらに、バイアス電流回
路を構成する各MOSトランジスタ（又はバイポーラトラ
ンジスタ）のチャネル幅やチャネル長（又はエミッタサ
イズ）及びゲート電圧（又はベース電圧）等を、MOSト
ランジスタ（又はバイポーラトランジスタ）に流す特定
の電流値だけに合わせて設定できる。つまり望みの電圧
をゲート（又はベース）に印加して必要な電流を流すこ
とができる。これにより、本発明によるバイアス電流回
路を用いることで広いダイナミックレンジが得られ、ま
た常時大きな電流によって容量性負荷を駆動する場合に
比べ消費電力を低減できる効果がある。
【図面の簡単な説明】
第１図は本発明によるバイアス電流回路を用いたソース
フォロワにより構成した液晶表示装置用駆動回路の構成
図、第２図は第１図の実施例の動作波形図、第３図は本
発明によるバイアス電流回路を用いた差動増幅器により
構成した液晶表示装置用駆動回路の構成図、第４図は第
３図の実施例の動作波形図、第５図は本発明によるバイ
アス電流回路を用いたソース接地回路により構成した液
晶表示装置用駆動回路の構成図、第６図は第５図の実施
例の動作波形図である。 101,102……アナログスイッチ、 201,202……ホールド容量、 ３……差動増幅器、 4,6,7……ｎ−chMOSトランジスタ、 ５……切り換え回路、 ８……垂直走査用シフトレジスタ、 ９……列信号電極、 10……行走査電極、 11……MOSトランジスタ、 12……液晶セル、 13……液晶パネル、 18,19……ｐ−chMOSトランジスタ、 211……切換スイッチ、 301……バイアス電流供給端子。
フォロワにより構成した液晶表示装置用駆動回路の構成
図、第２図は第１図の実施例の動作波形図、第３図は本
発明によるバイアス電流回路を用いた差動増幅器により
構成した液晶表示装置用駆動回路の構成図、第４図は第
３図の実施例の動作波形図、第５図は本発明によるバイ
アス電流回路を用いたソース接地回路により構成した液
晶表示装置用駆動回路の構成図、第６図は第５図の実施
例の動作波形図である。 101,102……アナログスイッチ、 201,202……ホールド容量、 ３……差動増幅器、 4,6,7……ｎ−chMOSトランジスタ、 ５……切り換え回路、 ８……垂直走査用シフトレジスタ、 ９……列信号電極、 10……行走査電極、 11……MOSトランジスタ、 12……液晶セル、 13……液晶パネル、 18,19……ｐ−chMOSトランジスタ、 211……切換スイッチ、 301……バイアス電流供給端子。
Claims (1)
- (57)【特許請求の範囲】 １．入力される信号をサンプルしてデータとして保持す
るサンプルホールド回路と、容量性負荷とを有する液晶
表示装置において、 １または２の定電流源に電圧を供給する定電圧源と、 前記容量性負荷と前記サンプルホールド回路と前記定電
圧源とに接続され、前記定電圧源から供給される電圧が
印加されることにより電流を前記容量性負荷へ供給する
第１の定電流源と、前記第１の定電流源と並列に、前記
容量性負荷と前記サンプルホールド回路とに接続され、
かつ前記定電圧源と少なくとも水平帰線期間内に接続さ
れ、前記定電圧源から供給される電圧が印加されること
により電流を前記容量性負荷へ供給する第２の定電流源
とを有し、前記サンプルホールド回路に保持されている
前記データに基づき、前記容量性負荷の電圧制御をする
バイアス電流回路と、 を有することを特徴とする液晶表示装置。 ２．請求項１に記載の液晶表示装置において、前記第
１、第２の定電流源、及び前記切換手段はそれぞれMOS
トランジスタを有して構成され、前記定電圧源は第１の
定電流源を構成するMOSトランジスタのゲートに接続さ
れ、かつ前記定電圧源は第２の定電流源を構成するMOS
トランジスタのゲートに、前記切換手段を介して接続さ
れることを特徴とする液晶表示装置。 ３．請求項１に記載の液晶表示装置において、前記第１
及び第２の定電流源に接続される定電圧源が異なる定電
圧源であることを特徴とする液晶表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62243705A JP2753232B2 (ja) | 1987-09-30 | 1987-09-30 | 液晶表示装置 |
| US07/567,703 US5006739A (en) | 1987-06-15 | 1990-08-15 | Capacitive load drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62243705A JP2753232B2 (ja) | 1987-09-30 | 1987-09-30 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6488494A JPS6488494A (en) | 1989-04-03 |
| JP2753232B2 true JP2753232B2 (ja) | 1998-05-18 |
Family
ID=17107759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62243705A Expired - Lifetime JP2753232B2 (ja) | 1987-06-15 | 1987-09-30 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2753232B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3488054B2 (ja) | 1997-09-12 | 2004-01-19 | Ｎｅｃエレクトロニクス株式会社 | 液晶駆動用装置 |
| JP2011124782A (ja) * | 2009-12-10 | 2011-06-23 | Renesas Electronics Corp | 差動増幅器およびその制御方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4477741A (en) * | 1982-03-29 | 1984-10-16 | International Business Machines Corporation | Dynamic output impedance for 3-state drivers |
-
1987
- 1987-09-30 JP JP62243705A patent/JP2753232B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6488494A (en) | 1989-04-03 |
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