JP2751518B2 - 半導体素子の実装方法 - Google Patents

半導体素子の実装方法

Info

Publication number
JP2751518B2
JP2751518B2 JP1685790A JP1685790A JP2751518B2 JP 2751518 B2 JP2751518 B2 JP 2751518B2 JP 1685790 A JP1685790 A JP 1685790A JP 1685790 A JP1685790 A JP 1685790A JP 2751518 B2 JP2751518 B2 JP 2751518B2
Authority
JP
Japan
Prior art keywords
semiconductor element
flexible printed
printed board
mounting
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP1685790A
Other languages
English (en)
Other versions
JPH03220736A (ja
Inventor
啓二 増井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP1685790A priority Critical patent/JP2751518B2/ja
Publication of JPH03220736A publication Critical patent/JPH03220736A/ja
Application granted granted Critical
Publication of JP2751518B2 publication Critical patent/JP2751518B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Die Bonding (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体素子の実装方法に関し、特にフレキ
シブルな基板上に半導体素子を実装する方法に関する。
〔従来の技術〕
従来この種の半導体素子の実装方法は、第3図に示す
ように、配線パターンが形成されたフレキシブルプリン
ト基板303の裏側に、機械的に強固な補強板301,302が接
着され、表面に半導体素子304,305,306,307が実装さ
れ、その表面が樹脂308,309,310で覆われるというもの
であった。
〔発明が解決しようとする課題〕
上述した従来の実装方法は、折り曲げる部分の補強板
を取り除いておけば、フレキシブル基板の特徴である
「容易に変形できる」という特性は満足できるが、補強
板のために全体の厚みが厚くなり、フレキシブル基板の
第2の特徴である「薄い」という特性が生かしきれない
という欠点があった。
〔課題を解決するための手段〕
本発明による半導体素子の実装方法は、半導体素子を
実装する領域に対応した位置に穴のあいた補強板を半導
体素子を実装する面と同一面に接着したフレキシブルプ
リント板の前記穴の部分に半導体素子を実装し、穴の部
分を樹脂等で充填することを特徴としている。
また、本発明による半導体素子の実装方法は、半導体
素子を実装する領域のまわりに、機械的に強固な枠を、
半導体素子を実装する面と同一の面に接着したフレキシ
ブルプリント板の、前記枠の内側に半導体素子を実装
し、枠の中を樹脂等で充填することを特徴としている。
〔実施例〕
次に、本発明について図面を参照して説明する。
第1図(a)は本発明の第1の実施例の断面図であ
る。また第1図(b)は第1図(a)のA点より矢印方
向を見た時の正面図である(但し樹脂は図示せず)。配
線パターンの形成されたフレキシブルプリント板103に
半導体素子104〜107が搭載される領域に対応する位置に
穴のあいた補強板101,102が接着され、半導体素子104〜
107がその穴の中にダイボンディングされ、ボンディン
グワイヤ111でフレキシブルプリント板上の配線パター
ンと、半導体素子104〜107の電極が電気的に接続され
る。そして穴の部分には樹脂108〜110が充填される。
第2図(a)は本発明の第2の実施例の断面図であ
り、第2図(b)は、第2図(a)のB点から矢印方向
を見た正面図である(但し樹脂は図示せず)。本実施例
では、半導体素子204〜207とフレキシブルプリント板20
3がフリップチップで接続されているのでワイヤボンデ
ィング用のエリアが不要となり、厚さがさらに厚く、ま
た補強板201,202の穴が小さくできるので、本発明の効
果をさらに発揮できる。
第4図(a)は本発明の第3の実施例の断面図であ
る。また、第4図(b)は第4図(a)のA点より矢印
の方向を見た時の正面図である(但し樹脂は図示せ
ず)。配線パターンの形成されたフレキシブルプリント
板403に半導体素子404〜407が搭載される領域のまわり
に機械的に強固な枠401,402,402′が接着され、半導体
素子404〜407がその枠の中にダイボンディングされ、ボ
ンディングワイヤ411でフレキシブルプリト板上の配線
パターンと半導体素子404〜407の電極が電気的に接続さ
れる。枠の内側には、樹脂408〜410が充填される。
第5図(a)は本発明の第4の実施例の断面図であ
り、第5図(b)は第5図(a)のB点から矢印の方向
を見た時の正面図である(但し樹脂は図示せず)。本実
施例では、半導体素子504〜507の電極と、フレキシブル
プリント板503の配線パターンとはフリップチップの手
法で接続されているので、ワイヤボンディング用のエリ
アが不要となり、厚さをさらに薄くでき、また、枠の面
積が小さくなるので機械的強度が増加し、本発明の効果
をさらに発揮できる。
〔発明の効果〕
以上説明したように、本発明はフレキシブルプリント
板に貼り合わせる補強板や枠を半導体素子実装面と同一
の面に設けることにより、実装高さを低くできる効果が
ある。また、補強板の穴や枠の中に樹脂を充填すること
により、樹脂の流れを防止できるので樹脂の高さを低く
できるという効果もある。
【図面の簡単な説明】
第1図(a)は本発明の第1の実施例を示す断面図、第
1図(b)は第1図(a)のA点から見た正面図、第2
図(a)は本発明の第2の実施例を示す断面図、第2図
(b)は第2図(a)のB点から見た正面図、第3図は
従来例を示す断面図、第4図(a)は本発明の第3の実
施例を示す断面図、第4図(b)は第4図(a)のA点
から見た正面図、第5図(a)は本発明の第4の実施例
を示す断面図、第5図(b)は第5図(a)のB点から
見た正面図である。 101,102,201,202,301,302……補強板、103,203,303,40
3,503……フレキシブルプリント板、104〜107,204〜20
7,304〜307,404〜407,504〜507……半導体素子、108〜1
10,208〜211,308〜310,408〜410,508〜511……樹脂、11
1,311,411……ボンディングワイヤー、401,402,402′,5
01,501′,502,502′……枠。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】フレキシブルプリント板に半導体素子を実
    装する方法において、半導体素子を実装する領域に対応
    した位置に穴のあいた補強板を半導体素子を実装する面
    と同一面に接着したフレキシブルプリント板の前記穴の
    部分に半導体素子を実装し穴の部分を樹脂等で充填する
    ことを特徴とする半導体素子の実装方法。
  2. 【請求項2】フレキシブルプリント板に半導体素子を実
    装する方法において、半導体素子を実装する領域のまわ
    りに機械的に強固な枠を半導体素子を実装する面と同一
    の面に接着したフレキシブルプリント板の前記枠の内側
    に半導体素子を実装し、枠の中を樹脂等で充填すること
    を特徴とする半導体素子の実装方法。
JP1685790A 1990-01-25 1990-01-25 半導体素子の実装方法 Expired - Lifetime JP2751518B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1685790A JP2751518B2 (ja) 1990-01-25 1990-01-25 半導体素子の実装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1685790A JP2751518B2 (ja) 1990-01-25 1990-01-25 半導体素子の実装方法

Publications (2)

Publication Number Publication Date
JPH03220736A JPH03220736A (ja) 1991-09-27
JP2751518B2 true JP2751518B2 (ja) 1998-05-18

Family

ID=11927891

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1685790A Expired - Lifetime JP2751518B2 (ja) 1990-01-25 1990-01-25 半導体素子の実装方法

Country Status (1)

Country Link
JP (1) JP2751518B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10903160B2 (en) 2016-10-06 2021-01-26 Possehl Electronics Deutschland Gmbh Housing for an electronic component, in particular a semiconductor chip

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19800928B4 (de) * 1997-10-07 2009-05-07 Pac Tech-Packaging Technologies Gmbh Gehäuse, insbesondere stapelbares Gehäuse, zur Aufnahme von Bauelementen und Verfahren zu dessen Herstellung
JP3175673B2 (ja) 1997-11-27 2001-06-11 日本電気株式会社 半導体素子を実装したフレキシブル回路基板ユニットの製造方法
US6486544B1 (en) 1998-09-09 2002-11-26 Seiko Epson Corporation Semiconductor device and method manufacturing the same, circuit board, and electronic instrument
JP4770295B2 (ja) * 2005-06-30 2011-09-14 ブラザー工業株式会社 配線基板
JP2007258431A (ja) * 2006-03-23 2007-10-04 Furukawa Electric Co Ltd:The 電子部品実装立体配線体
CN103079342B (zh) * 2012-12-31 2016-08-03 广东欧珀移动通信有限公司 一种柔性电路板及电路连接设备
TWI509750B (zh) * 2013-09-30 2015-11-21 Chipmos Technologies Inc 多晶片捲帶封裝結構

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10903160B2 (en) 2016-10-06 2021-01-26 Possehl Electronics Deutschland Gmbh Housing for an electronic component, in particular a semiconductor chip

Also Published As

Publication number Publication date
JPH03220736A (ja) 1991-09-27

Similar Documents

Publication Publication Date Title
US6593647B2 (en) Semiconductor device
US5945741A (en) Semiconductor chip housing having a reinforcing plate
US6252298B1 (en) Semiconductor chip package using flexible circuit board with central opening
US6093970A (en) Semiconductor device and method for manufacturing the same
JPH09260568A (ja) 半導体装置及びその製造方法
US5016084A (en) Semiconductor device
JP2881733B2 (ja) ボトムリード型半導体パッケージ
JP2751518B2 (ja) 半導体素子の実装方法
US6271057B1 (en) Method of making semiconductor chip package
JP4045648B2 (ja) 半導体装置
JP2000082827A (ja) 半導体装置およびその製造方法
US5030799A (en) Printed circuit board
JP2982703B2 (ja) 半導体パッケージ及びその製造方法
JP2524482B2 (ja) Qfp構造半導体装置
JP3063713B2 (ja) 半導体装置
JP2602834B2 (ja) 半導体装置
JPH11345890A (ja) 半導体装置
JPS6347961A (ja) 半導体パツケ−ジ
JPH0517709B2 (ja)
JP5069387B2 (ja) 集積回路パッケージ
JP2917932B2 (ja) 半導体パッケージ
JP2799468B2 (ja) フラットパッケージ
JPH07169905A (ja) 半導体装置
JPH06168985A (ja) 半導体素子の実装構造
JPH06310762A (ja) 発光ダイオード装置