JP2743769B2 - 半導体レーザとその製造方法 - Google Patents
半導体レーザとその製造方法Info
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- JP2743769B2 JP2743769B2 JP5111786A JP11178693A JP2743769B2 JP 2743769 B2 JP2743769 B2 JP 2743769B2 JP 5111786 A JP5111786 A JP 5111786A JP 11178693 A JP11178693 A JP 11178693A JP 2743769 B2 JP2743769 B2 JP 2743769B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体レーザに関し、特
にコンピュータや交換機などの光インターフェイスに用
いる半導体レーザ、光通信用半導体レーザ及びその製造
方法に関する。
にコンピュータや交換機などの光インターフェイスに用
いる半導体レーザ、光通信用半導体レーザ及びその製造
方法に関する。
【０００２】
【従来の技術】図２に従来のＤＣ−ＰＢＨレーザの断面
図を示す。従来のＤＣ−ＰＢＨレーザは高温動作に優れ
ているが、ｎ型基板上に形成されていた（例えば文献
Ｊ．Ｌ．Ｔ．，ｖｏｌ．ＬＴ−１，Ｎｏ．１，ｐｐ．１
８５−２０２（１９８３）水戸ら“ＩｎＧａＡｓＰ Ｄ
ｏｕｂｌｅ−Ｃｈａｎｎｅｌ−Ｐｌａｎａｒ−Ｂｕｒｉ
ｅｄ−Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ Ｌａｓｅｒ
Ｄｉｏｄｅ（ＤＣ−ＰＢＨ ＬＤ）Ｗｉｔｈ Ｅｆｆｅ
ｃｔｉｖｅ Ｃｕｒｒｅｎｔ Ｃｏｎｆｉｎｅｍｅｎ
ｔ”）。
図を示す。従来のＤＣ−ＰＢＨレーザは高温動作に優れ
ているが、ｎ型基板上に形成されていた（例えば文献
Ｊ．Ｌ．Ｔ．，ｖｏｌ．ＬＴ−１，Ｎｏ．１，ｐｐ．１
８５−２０２（１９８３）水戸ら“ＩｎＧａＡｓＰ Ｄ
ｏｕｂｌｅ−Ｃｈａｎｎｅｌ−Ｐｌａｎａｒ−Ｂｕｒｉ
ｅｄ−Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ Ｌａｓｅｒ
Ｄｉｏｄｅ（ＤＣ−ＰＢＨ ＬＤ）Ｗｉｔｈ Ｅｆｆｅ
ｃｔｉｖｅ Ｃｕｒｒｅｎｔ Ｃｏｎｆｉｎｅｍｅｎ
ｔ”）。
【０００３】
【発明が解決しようとする課題】コンピュータや交換機
などの光インターフェイスに用いる半導体レーザアレイ
においては、ｎｐｎバイポーラトランジスタと整合のと
れるｐ型基板を用いた半導体レーザが望まれている。
などの光インターフェイスに用いる半導体レーザアレイ
においては、ｎｐｎバイポーラトランジスタと整合のと
れるｐ型基板を用いた半導体レーザが望まれている。
【０００４】本発明の目的は、この様な従来構造のＤＣ
−ＰＢＨレーザの欠点を除去し、ｐ型基板を用い、且つ
高温特性に優れた半導体レーザ及びその製造方法を提供
することにある。
−ＰＢＨレーザの欠点を除去し、ｐ型基板を用い、且つ
高温特性に優れた半導体レーザ及びその製造方法を提供
することにある。
【０００５】
【課題を解決するための手段】前述の課題を解決するた
めに、本発明は次の手段を提供する。
めに、本発明は次の手段を提供する。
【０００６】（１）ｐ型半導体基板上に形成されるＤＣ
−ＰＢＨ（ｄｏｕｂｌｅ ｃｈａｎｎｅｌ ｐｌａｎａ
ｒ ｂｕｒｉｅｄ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ）
レーザにおいて、少なくとも活性層の両脇に半導体ｎｐ
ｎｐ構造からなる電流ブロック層を有し、且つ活性層の
両脇がｐ型半導体層からなり、且つ前記ｐ型半導体層
が、チャネルの外側に位置する前記ｐ型半導体層よりバ
ンドギャップの小さな半導体層と接し、且つ前記ｐ型半
導体層の下部に接するｎ型半導体層が、活性層上部のｎ
型クラッド層に接していないことを特徴とする半導体レ
ーザ。
−ＰＢＨ（ｄｏｕｂｌｅ ｃｈａｎｎｅｌ ｐｌａｎａ
ｒ ｂｕｒｉｅｄ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ）
レーザにおいて、少なくとも活性層の両脇に半導体ｎｐ
ｎｐ構造からなる電流ブロック層を有し、且つ活性層の
両脇がｐ型半導体層からなり、且つ前記ｐ型半導体層
が、チャネルの外側に位置する前記ｐ型半導体層よりバ
ンドギャップの小さな半導体層と接し、且つ前記ｐ型半
導体層の下部に接するｎ型半導体層が、活性層上部のｎ
型クラッド層に接していないことを特徴とする半導体レ
ーザ。
【０００７】（２）ｐ型半導体基板上に形成する半導体
レーザの製造方法において、ストライプ状のマスクを用
いてｎ型半導体層を選択的に成長させる工程と、前記ス
トライプ状のマスクを除去した後に、ｐ型クラッド層、
活性層およびｎ型クラッド層を順次に成長させる工程
と、前記ストライプ状マスクを形成した部分の両脇を２
０μｍ以下の幅でｐ型クラッド層まで除去する工程と、
ここまでの工程で形成したウェハをｐ型半導体層で埋め
込み成長し、更にｎ型半導体層を成長する工程とを含む
ことを特徴とする半導体レーザの製造方法。
レーザの製造方法において、ストライプ状のマスクを用
いてｎ型半導体層を選択的に成長させる工程と、前記ス
トライプ状のマスクを除去した後に、ｐ型クラッド層、
活性層およびｎ型クラッド層を順次に成長させる工程
と、前記ストライプ状マスクを形成した部分の両脇を２
０μｍ以下の幅でｐ型クラッド層まで除去する工程と、
ここまでの工程で形成したウェハをｐ型半導体層で埋め
込み成長し、更にｎ型半導体層を成長する工程とを含む
ことを特徴とする半導体レーザの製造方法。
【０００８】（３）ｐ型半導体基板上に形成する半導体
レーザの製造方法において、ｎ型半導体層をエピタキシ
ャル成長させる工程と、前記ｎ型半導体層をストライプ
状に除去しストライプ溝を形成する工程と、前記ウェハ
上にｐ型クラッド層、活性層およびｎ型クラッド層を順
次に成長させる工程と、前記ストライプ溝を形成した部
分の両脇を２０μｍ以下の幅でｐ型クラッド層まで除去
する工程と、ここまでの工程で形成したウェハをｐ型半
導体層で埋め込み成長し、更にｎ型半導体層を成長する
工程とを含むことを特徴とする半導体レーザの製造方
法。
レーザの製造方法において、ｎ型半導体層をエピタキシ
ャル成長させる工程と、前記ｎ型半導体層をストライプ
状に除去しストライプ溝を形成する工程と、前記ウェハ
上にｐ型クラッド層、活性層およびｎ型クラッド層を順
次に成長させる工程と、前記ストライプ溝を形成した部
分の両脇を２０μｍ以下の幅でｐ型クラッド層まで除去
する工程と、ここまでの工程で形成したウェハをｐ型半
導体層で埋め込み成長し、更にｎ型半導体層を成長する
工程とを含むことを特徴とする半導体レーザの製造方
法。
【０００９】
【実施例】（実施例１）本発明の実施例について図面を
参照して説明する。図３は本発明の第１の実施例である
ＩｎＧａＡｓＰ／ＩｎＰ系ＭＱＷ ＤＣ−ＰＢＨレーザ
の製造方法を示す工程図である。最初に図３（ａ）に示
す様に、ｐ−ＩｎＰ（００１）基板１上にＭＯＶＰＥ法
を用いて、ｐ−ＩｎＰバッファー層２１（Ｚｎ：１×１
０18ｃｍ-3ドープ）０．５μｍを成長した後、ＳｉＯ2
膜２３を形成し、ＳｉＯ2 膜２３をマスクとしてＭＯＶ
ＰＥ法でｎ−ＩｎＰ層２２（Ｓｉ：７×１０17ｃｍ-3ド
ープ）を成長させる。次に図３（ｂ）に示す様にＳｉＯ
2 膜２３を除去した後に、ｐ−ＩｎＰクラッド層２４
（Ｚｎ：７×１０17ｃｍ-3ドープ）を成長し、１．１３
μｍ組成ｐ−ＩｎＧａＡｓＰ ＳＣＨ層（Ｚｎ：７×１
０17ｃｍ-3ドープ）６００Å、５７Å厚の１．４０μｍ
組成ＩｎＧａＡｓＰウェル（ノンドープ）及び１００Å
厚の１．１３μｍ組成ＩｎＧａＡｓＰバリア（ノンドー
プ）からなる７層ＭＱＷ構造、並びに１．１３μｍ組成
ｎ−ＩｎＧａＡｓＰ ＳＣＨ層（Ｓｉ：１．２×１０18
ｃｍ-3）６００ÅからなるＭＱＷ活性層２５を成長さ
せ、更にｎ−ＩｎＰクラッド層２６（Ｓｉ：１．２×１
０18ｃｍ-3ドープ）０．６μｍを成長し、ＭＱＷウェハ
を作製する。次に図３（ｃ）に示す様に、ＤＣ−ＰＢＨ
メサ形成用のストライプマスクを用いて、ドライエッチ
ング法でＭＱＷウェハ上にダブルチャネル２７を形成す
る。本実施例ではドライエッチング法を用いたが、ウェ
ットエッチング法を用いることも可能である。そして最
後に図３（ｄ）に示す様に、ＭＱＷウェハ上に形成され
たダブルチャネル２７にｐ−ＩｎＰ２８（Ｚｎ：３×１
０17ｃｍ-3ドープ）を埋め込み成長し、更にｎ−ＩｎＰ
８（Ｓｉ：１．２×１０18ｃｍ-3ドープ）、ｎ−ＩｎＧ
ａＡｓＰキャップ層９を成長し、最終的に図１に示すよ
うなｐ型基板によるＤＣ−ＰＢＨレーザ用ウェハが得ら
れる。本実施例ではＭＯＶＰＥ法を用いたが、これはＬ
ＰＥ法あるいはＭＢＥ法等においても可能である。この
後、ｐ側及びｎ側に電極を形成し、共振器長３００μｍ
程度に切り出せば半導体レーザ素子が得られる。
参照して説明する。図３は本発明の第１の実施例である
ＩｎＧａＡｓＰ／ＩｎＰ系ＭＱＷ ＤＣ−ＰＢＨレーザ
の製造方法を示す工程図である。最初に図３（ａ）に示
す様に、ｐ−ＩｎＰ（００１）基板１上にＭＯＶＰＥ法
を用いて、ｐ−ＩｎＰバッファー層２１（Ｚｎ：１×１
０18ｃｍ-3ドープ）０．５μｍを成長した後、ＳｉＯ2
膜２３を形成し、ＳｉＯ2 膜２３をマスクとしてＭＯＶ
ＰＥ法でｎ−ＩｎＰ層２２（Ｓｉ：７×１０17ｃｍ-3ド
ープ）を成長させる。次に図３（ｂ）に示す様にＳｉＯ
2 膜２３を除去した後に、ｐ−ＩｎＰクラッド層２４
（Ｚｎ：７×１０17ｃｍ-3ドープ）を成長し、１．１３
μｍ組成ｐ−ＩｎＧａＡｓＰ ＳＣＨ層（Ｚｎ：７×１
０17ｃｍ-3ドープ）６００Å、５７Å厚の１．４０μｍ
組成ＩｎＧａＡｓＰウェル（ノンドープ）及び１００Å
厚の１．１３μｍ組成ＩｎＧａＡｓＰバリア（ノンドー
プ）からなる７層ＭＱＷ構造、並びに１．１３μｍ組成
ｎ−ＩｎＧａＡｓＰ ＳＣＨ層（Ｓｉ：１．２×１０18
ｃｍ-3）６００ÅからなるＭＱＷ活性層２５を成長さ
せ、更にｎ−ＩｎＰクラッド層２６（Ｓｉ：１．２×１
０18ｃｍ-3ドープ）０．６μｍを成長し、ＭＱＷウェハ
を作製する。次に図３（ｃ）に示す様に、ＤＣ−ＰＢＨ
メサ形成用のストライプマスクを用いて、ドライエッチ
ング法でＭＱＷウェハ上にダブルチャネル２７を形成す
る。本実施例ではドライエッチング法を用いたが、ウェ
ットエッチング法を用いることも可能である。そして最
後に図３（ｄ）に示す様に、ＭＱＷウェハ上に形成され
たダブルチャネル２７にｐ−ＩｎＰ２８（Ｚｎ：３×１
０17ｃｍ-3ドープ）を埋め込み成長し、更にｎ−ＩｎＰ
８（Ｓｉ：１．２×１０18ｃｍ-3ドープ）、ｎ−ＩｎＧ
ａＡｓＰキャップ層９を成長し、最終的に図１に示すよ
うなｐ型基板によるＤＣ−ＰＢＨレーザ用ウェハが得ら
れる。本実施例ではＭＯＶＰＥ法を用いたが、これはＬ
ＰＥ法あるいはＭＢＥ法等においても可能である。この
後、ｐ側及びｎ側に電極を形成し、共振器長３００μｍ
程度に切り出せば半導体レーザ素子が得られる。
【００１０】（実施例２）次に本発明の第２の実施例に
ついて図面を参照して説明する。図４は本発明の第２の
実施例を示す製造方法の工程図である。最初に図４
（ａ）に示す様に、ｐ−ＩｎＰ（００１）基板１上にＭ
ＯＶＰＥ法を用いて、ｐ−ＩｎＰバッファー層２１（Ｚ
ｎ：１×１０18ｃｍ-3ドープ）０．５μｍ、ｎ−ＩｎＰ
層２２（Ｓｉ：７×１０17ｃｍ-3ドープ）を成長した
後、ドライエッチング法により、ストライプ状にｎ−Ｉ
ｎＰ層２２を除去し、ストライプ溝３１を形成する。次
に図４（ｂ）に示す様に、ｐ−ＩｎＰクラッド層２４
（Ｓｉ：７×１０17ｃｍ-3ドープ）を成長し、１．１３
μｍ組成ｐ−ＩｎＧａＡｓＰ ＳＣＨ層（Ｚｎ：７×１
０17ｃｍ-3ドープ）６００Å、５７Å厚の１．４０μｍ
組成ＩｎＧａＡｓＰウェル（ノンドープ）及び１００Å
厚の１．１３μｍ組成ＩｎＧａＡｓＰバリア（ノンドー
プ）からなる７層ＭＱＷ構造、並びに１．１３μｍ組成
ｎ−ＩｎＧａＡｓＰ ＳＣＨ層（Ｓｉ：１．２×１０18
ｃｍ-3）６００ÅからなるＭＱＷ活性層２５を成長さ
せ、更にｎ−ＩｎＰクラッド層３６（Ｓｉ：１．２×１
０18ｃｍ-3ドープ）０．６μｍを成長し、ＭＱＷウェハ
を作製する。次に図４（ｃ）に示す様に、ＤＣ−ＰＢＨ
メサ形成用のストライプマスクを用いて、ドライエッチ
ング法でＭＱＷウェハ上にダブルチャネル２７を形成す
る。本実施例ではドライエッチング法を用いたが、ウェ
ットエッチング法を用いることも可能である。そして最
後に図４（ｄ）に示す様に、ＭＱＷウェハ上に形成され
たダブルチャネル２７にｐ−ＩｎＰ２８（Ｚｎ：３×１
０17ｃｍ-3ドープ）を埋め込み成長し、更にｎ−ＩｎＰ
８（Ｓｉ：１．２×１０18ｃｍ-3ドープ）、ｎ−ＩｎＧ
ａＡｓＰキャップ層９を成長し、最終的に図１に示すよ
うなｐ型基板によるＤＣ−ＰＢＨレーザ用ウェハが得ら
れる。本実施例ではＭＯＶＰＥ法を用いたが、これはＬ
ＰＥ法あるいはＭＢＥ法等においても可能である。この
後、ｐ側及びｎ側に電極を形成し、共振器長３００μｍ
程度に切り出せば半導体レーザ素子が得られる。
ついて図面を参照して説明する。図４は本発明の第２の
実施例を示す製造方法の工程図である。最初に図４
（ａ）に示す様に、ｐ−ＩｎＰ（００１）基板１上にＭ
ＯＶＰＥ法を用いて、ｐ−ＩｎＰバッファー層２１（Ｚ
ｎ：１×１０18ｃｍ-3ドープ）０．５μｍ、ｎ−ＩｎＰ
層２２（Ｓｉ：７×１０17ｃｍ-3ドープ）を成長した
後、ドライエッチング法により、ストライプ状にｎ−Ｉ
ｎＰ層２２を除去し、ストライプ溝３１を形成する。次
に図４（ｂ）に示す様に、ｐ−ＩｎＰクラッド層２４
（Ｓｉ：７×１０17ｃｍ-3ドープ）を成長し、１．１３
μｍ組成ｐ−ＩｎＧａＡｓＰ ＳＣＨ層（Ｚｎ：７×１
０17ｃｍ-3ドープ）６００Å、５７Å厚の１．４０μｍ
組成ＩｎＧａＡｓＰウェル（ノンドープ）及び１００Å
厚の１．１３μｍ組成ＩｎＧａＡｓＰバリア（ノンドー
プ）からなる７層ＭＱＷ構造、並びに１．１３μｍ組成
ｎ−ＩｎＧａＡｓＰ ＳＣＨ層（Ｓｉ：１．２×１０18
ｃｍ-3）６００ÅからなるＭＱＷ活性層２５を成長さ
せ、更にｎ−ＩｎＰクラッド層３６（Ｓｉ：１．２×１
０18ｃｍ-3ドープ）０．６μｍを成長し、ＭＱＷウェハ
を作製する。次に図４（ｃ）に示す様に、ＤＣ−ＰＢＨ
メサ形成用のストライプマスクを用いて、ドライエッチ
ング法でＭＱＷウェハ上にダブルチャネル２７を形成す
る。本実施例ではドライエッチング法を用いたが、ウェ
ットエッチング法を用いることも可能である。そして最
後に図４（ｄ）に示す様に、ＭＱＷウェハ上に形成され
たダブルチャネル２７にｐ−ＩｎＰ２８（Ｚｎ：３×１
０17ｃｍ-3ドープ）を埋め込み成長し、更にｎ−ＩｎＰ
８（Ｓｉ：１．２×１０18ｃｍ-3ドープ）、ｎ−ＩｎＧ
ａＡｓＰキャップ層９を成長し、最終的に図１に示すよ
うなｐ型基板によるＤＣ−ＰＢＨレーザ用ウェハが得ら
れる。本実施例ではＭＯＶＰＥ法を用いたが、これはＬ
ＰＥ法あるいはＭＢＥ法等においても可能である。この
後、ｐ側及びｎ側に電極を形成し、共振器長３００μｍ
程度に切り出せば半導体レーザ素子が得られる。
【００１１】本発明は実施例に示したＩｎＧａＡｓＰ／
ＩｎＰ系 ＤＣ−ＰＢＨレーザのみならずＡｌＧａＡｓ
／ＧａＡｓ系ＤＣ−ＰＢＨレーザにも適用できる。
ＩｎＰ系 ＤＣ−ＰＢＨレーザのみならずＡｌＧａＡｓ
／ＧａＡｓ系ＤＣ−ＰＢＨレーザにも適用できる。
【００１２】
【発明の効果】ｐ型基板上に形成されたＤＣ−ＰＢＨレ
ーザにおいて優れた高温特性が得られる。
ーザにおいて優れた高温特性が得られる。
【図１】本発明によるＩｎＧａＡｓＰ／ＩｎＰ系ＭＱＷ
ＤＣ−ＰＢＨ半導体レーザの断面図。
ＤＣ−ＰＢＨ半導体レーザの断面図。
【図２】従来のＤＣ−ＰＢＨ半導体レーザの断面図。
【図３】本発明の第１の実施例であるＤＣ−ＰＢＨ半導
体レーザの製造工程を示す図。
体レーザの製造工程を示す図。
【図４】本発明の第２の実施例であるＤＣ−ＰＢＨ半導
体レーザの製造工程を示す図。
体レーザの製造工程を示す図。
１ ｐ−ＩｎＰ（００１）基板 ２ ｐ−ＩｎＰバッファー層 ３ ｎ−ＩｎＰ電流ブロック層 ４ ｐ−ＩｎＰクラッド層 ５ ＭＱＷ層 ６ ｎ−ＩｎＰクラッド層 ７ ｐ−ＩｎＰ電流ブロック層 ８ ｐ−ＩｎＰ層 ９ ｎ−ＩｎＧａＡｓＰキャップ層 １０ ＭＱＷ活性層 １１ ｎ−ＩｎＰ（００１）基板 １２ ｎ−ＩｎＰバッファー層 １３ ＭＱＷ層 １４ ｐ−ＩｎＰクラッド層 １５ ｐ−ＩｎＰ電流ブロック層 １６ ｎ−ＩｎＰ電流ブロック層 １７ ｐ−ＩｎＰ層 １８ ｐ−ＩｎＧａＡｓＰキャップ層 １９ ＭＱＷ活性層 ２１ ｐ−ＩｎＰバッファー層 ２２ ｎ−ＩｎＰ層 ２３ ＳｉＯ2 膜 ２４ ｐ−ＩｎＰクラッド層 ２５ ＭＱＷ活性層 ２６ ｎ−ＩｎＰクラッド層 ２７ ダブルチャネル ２８ ｐ−ＩｎＰ層 ３１ ストライプ溝
Claims (3)
- 【請求項１】 ｐ型半導体基板上に形成されるＤＣ−Ｐ
ＢＨ（ｄｏｕｂｌｅｃｈａｎｎｅｌ ｐｌａｎａｒ ｂ
ｕｒｉｅｄ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ）レーザ
において、少なくとも活性層の両脇に半導体ｎｐｎｐ構
造からなる電流ブロック層を有し、且つ活性層の両脇が
ｐ型半導体層からなり、且つ前記ｐ型半導体層が、チャ
ネルの外側に位置する前記ｐ型半導体層よりバンドギャ
ップの小さな半導体層と接し、且つ前記ｐ型半導体層の
下部に接するｎ型半導体層が、活性層上部のｎ型クラッ
ド層に接していないことを特徴とする半導体レーザ。 - 【請求項２】 ｐ型半導体基板上に形成する半導体レー
ザの製造方法において、ストライプ状のマスクを用いて
ｎ型半導体層を選択的に成長させる工程と、前記ストラ
イプ状のマスクを除去した後に、ｐ型クラッド層、活性
層およびｎ型クラッド層を順次に成長させる工程と、前
記ストライプ状マスクを形成した部分の両脇を２０μｍ
以下の幅でｐ型クラッド層まで除去する工程と、ここま
での工程で形成したウェハをｐ型半導体層で埋め込み成
長し、更にｎ型半導体層を成長する工程とを含むことを
特徴とする半導体レーザの製造方法。 - 【請求項３】 ｐ型半導体基板上に形成する半導体レー
ザの製造方法において、ｎ型半導体層をエピタキシャル
成長させる工程と、前記ｎ型半導体層をストライプ状に
除去しストライプ溝を形成する工程と、前記ウェハ上に
ｐ型クラッド層、活性層およびｎ型クラッド層を順次に
成長させる工程と、前記ストライプ溝を形成した部分の
両脇を２０μｍ以下の幅でｐ型クラッド層まで除去する
工程と、ここまでの工程で形成したウェハをｐ型半導体
層で埋め込み成長し、更にｎ型半導体層を成長する工程
とを含むことを特徴とする半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5111786A JP2743769B2 (ja) | 1993-05-13 | 1993-05-13 | 半導体レーザとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5111786A JP2743769B2 (ja) | 1993-05-13 | 1993-05-13 | 半導体レーザとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326400A JPH06326400A (ja) | 1994-11-25 |
| JP2743769B2 true JP2743769B2 (ja) | 1998-04-22 |
Family
ID=14570130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5111786A Expired - Fee Related JP2743769B2 (ja) | 1993-05-13 | 1993-05-13 | 半導体レーザとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2743769B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08236858A (ja) * | 1995-02-24 | 1996-09-13 | Nec Corp | ｐ型基板埋め込み型半導体レーザ及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203282A (ja) * | 1989-12-29 | 1991-09-04 | Nec Kansai Ltd | 半導体レーザダイオード |
-
1993
- 1993-05-13 JP JP5111786A patent/JP2743769B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203282A (ja) * | 1989-12-29 | 1991-09-04 | Nec Kansai Ltd | 半導体レーザダイオード |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06326400A (ja) | 1994-11-25 |
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