JP2743367B2 - 定電流回路 - Google Patents
定電流回路Info
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- JP2743367B2 JP2743367B2 JP63052174A JP5217488A JP2743367B2 JP 2743367 B2 JP2743367 B2 JP 2743367B2 JP 63052174 A JP63052174 A JP 63052174A JP 5217488 A JP5217488 A JP 5217488A JP 2743367 B2 JP2743367 B2 JP 2743367B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、定電流回路に関し、特に直流電流増幅率の
変動による出力電流の変動をおさえた集積化した定電流
回路に関する。
変動による出力電流の変動をおさえた集積化した定電流
回路に関する。
従来この種の定電流回路としては、第５図に示すよう
な回路がある。まず第５図において、電流増幅率hFEが
充分大きく、ベース電流IBが無視できる程小さい場合を
考える。
な回路がある。まず第５図において、電流増幅率hFEが
充分大きく、ベース電流IBが無視できる程小さい場合を
考える。
図中、トランジスタQ201に流れるコレクタ電流をI1と
すると出力電流I0は以下の（３）式のように表わせる。
ここで、トランジスタQ201及びQ202のベースエミッタ間
電圧をそれぞれVBE201及びVBE202とし、ベース電流IB1
及びIBを無視できる程小さいものとし、I1＝Icとする。
すると出力電流I0は以下の（３）式のように表わせる。
ここで、トランジスタQ201及びQ202のベースエミッタ間
電圧をそれぞれVBE201及びVBE202とし、ベース電流IB1
及びIBを無視できる程小さいものとし、I1＝Icとする。
ΔVBE＝VB201−VEE202 とすると、 ここで、IS:飽和電流、VT:熱電圧、26mV（25℃におい
て）である。
て）である。
また、 ΔVBE＝I1R202 （２） であるから（１），（２）式から となる。
電流I1に対する出力電流I0の変動を求めると となる。
（４）式から を解くと、 すなわち このとき（３）式から （５），（６）式から第５図の回路における出力電流I0
は、ある定められた電流I1の近傍で変動率が小さくな
り、ピークを持つことがわかる。
は、ある定められた電流I1の近傍で変動率が小さくな
り、ピークを持つことがわかる。
第５図において電流I1はまた と表せる。（７）式で表される電流I1は電源電圧VCCの
変動に対して変動するが（７）式で示される電流I1が
（５）式に示される電流I1の近傍の値では、出力電流I0
の変動を押さえることができる。
変動に対して変動するが（７）式で示される電流I1が
（５）式に示される電流I1の近傍の値では、出力電流I0
の変動を押さえることができる。
すなわち第５図の回路において、PNPトランジスタを
縦方向PNPトランジスタとし、電流増幅率を充分大きい
ものとし、ベース電流IBを無視できるものとし、かつ電
流I1を適当な値に設定すると出力電流I0の変動を押える
ことが可能である。
縦方向PNPトランジスタとし、電流増幅率を充分大きい
ものとし、ベース電流IBを無視できるものとし、かつ電
流I1を適当な値に設定すると出力電流I0の変動を押える
ことが可能である。
しかしながら集積化電子回路（以下IC）の場合、コス
トの面から横方向（ラテラル）PNPトランジスタを用い
ることが多くこのトランジスタの電流増幅率hFHは低い
場合が多く、例えば15〜60程度である。縦方向PNPトラ
ンジスタを用いれば、hFEを高くできるがIC化するとマ
スクパタンの工程数が増加するために、製造コスト高，
歩留り低下によるコスト高をまねき問題である。
トの面から横方向（ラテラル）PNPトランジスタを用い
ることが多くこのトランジスタの電流増幅率hFHは低い
場合が多く、例えば15〜60程度である。縦方向PNPトラ
ンジスタを用いれば、hFEを高くできるがIC化するとマ
スクパタンの工程数が増加するために、製造コスト高，
歩留り低下によるコスト高をまねき問題である。
そこで本発明では、ラテラルPNPトランジスタを用
い、かつ、安定性のよい定電流回路を提供することを目
的とする。
い、かつ、安定性のよい定電流回路を提供することを目
的とする。
本発明によればベースとコレクタとの間に接続された
第１の抵抗を有する第１のトランジスタと、第１のトラ
ンジスタのコレクタがベースに接続された第２のトラン
ジスタとを有する定電流回路において、第２のトランジ
スタのコレクタに接続された第２の抵抗と、第２の抵抗
の両端にそれぞれ接続された２つの入力端子及び第１の
トランジスタのコレクタに接続された出力端子を有しエ
ミッタ面積の異なる差動トランジスタの対で構成された
誤差増幅回路とを含むことを特徴とする定電流回路が得
られる。
第１の抵抗を有する第１のトランジスタと、第１のトラ
ンジスタのコレクタがベースに接続された第２のトラン
ジスタとを有する定電流回路において、第２のトランジ
スタのコレクタに接続された第２の抵抗と、第２の抵抗
の両端にそれぞれ接続された２つの入力端子及び第１の
トランジスタのコレクタに接続された出力端子を有しエ
ミッタ面積の異なる差動トランジスタの対で構成された
誤差増幅回路とを含むことを特徴とする定電流回路が得
られる。
まず本発明をよりよく理解するために再度第５図を用
いて、ラテラルPNPトランジスタを用いた場合について
考案する。ここでは電流増幅率hFEは15〜60のバラツキ
があり、ベース電流も考慮するものとする。
いて、ラテラルPNPトランジスタを用いた場合について
考案する。ここでは電流増幅率hFEは15〜60のバラツキ
があり、ベース電流も考慮するものとする。
図において、 β＝PNPランジスタのhFE I1＝IC＝IB＋IB1 （９） n:正の実数 （９），（11）式より IB1≪IBとすると ところで第２図において縦方向PNPトランジスタを用い
ると前述したようにβ＝∞ IB＝０と仮定しできるの
で、その出力電流I0′は （12），（13）式より、出力電流比I0/I0′は となる。
ると前述したようにβ＝∞ IB＝０と仮定しできるの
で、その出力電流I0′は （12），（13）式より、出力電流比I0/I0′は となる。
hFEの影響により、β＝15〜60のバラツキの場合I0′
＝100μA,I1＝10μＡとするとI0は20％〜＋17％の範囲
でバラツクことが（14）式よりわかる。特に前述のよう
に電流I1に比較して出力電流I0を大きな値にしたり出力
トランジスタを並列接続して多出力にした場合、ベース
電流IBは増加し電流増幅率hFEの小幅な変化によっても
出力電流I0が変化し、問題である。
＝100μA,I1＝10μＡとするとI0は20％〜＋17％の範囲
でバラツクことが（14）式よりわかる。特に前述のよう
に電流I1に比較して出力電流I0を大きな値にしたり出力
トランジスタを並列接続して多出力にした場合、ベース
電流IBは増加し電流増幅率hFEの小幅な変化によっても
出力電流I0が変化し、問題である。
次に前述の問題を解決した本発明の定電流回路の一実
施例を第１図を用いて詳細に説明する。101は電源、102
は誤差増幅回路、Q1〜Q3はPNPトランジスタ、R1〜R4は
抵抗である。トランジスタQ1及びQ2、抵抗R1及びR2で構
成される定電流回路は第５図の従来例で説明した動作を
行うものである。
施例を第１図を用いて詳細に説明する。101は電源、102
は誤差増幅回路、Q1〜Q3はPNPトランジスタ、R1〜R4は
抵抗である。トランジスタQ1及びQ2、抵抗R1及びR2で構
成される定電流回路は第５図の従来例で説明した動作を
行うものである。
出力電流I0は抵抗R3により電圧に変換され誤差増幅回
路102であらかじめ設定された基準電圧に対する誤差を
増幅し誤差電流IFとしてトランジスタQ1のコレクタに加
えられる。誤差電流IFの方向を出力電流I0が減少した場
合に負の方向とすることによりトランジスタQ2のベース
電位が下がり出力電流I0が増加する。すなわち、この定
電流回路は負帰還系である。
路102であらかじめ設定された基準電圧に対する誤差を
増幅し誤差電流IFとしてトランジスタQ1のコレクタに加
えられる。誤差電流IFの方向を出力電流I0が減少した場
合に負の方向とすることによりトランジスタQ2のベース
電位が下がり出力電流I0が増加する。すなわち、この定
電流回路は負帰還系である。
誤差増幅回路102がトランスコンダクタンスアンプで
構成された例を第２図に示す。誤差電圧Vdとすると誤差
電流IFはトランスコンダクタンスアンプの特性より となる。ここでαは、ベース接地電流増幅率１、IEE
は共通エミッタ電流である。
構成された例を第２図に示す。誤差電圧Vdとすると誤差
電流IFはトランスコンダクタンスアンプの特性より となる。ここでαは、ベース接地電流増幅率１、IEE
は共通エミッタ電流である。
の場合IFは、 と近似できる。ここでトランジスタQ3及びQ4で基本構成
される差動アンプのエミッタ面積比をn:1とすると、IF
＝０の状態で入力電圧は0Vにならずオフセットがかかる
ことになる。
される差動アンプのエミッタ面積比をn:1とすると、IF
＝０の状態で入力電圧は0Vにならずオフセットがかかる
ことになる。
このオフセット電圧をVOSとすると、 VOSはデバイス条件にはよらずhFEが変化しても一定であ
ることがわかる。そのためこのオフセット電圧VOSを基
準電圧とする。この時 のように抵抗R3を定めると誤差電流IFは（19）式のよう
になる。すなわち、 Vd＝R3I0−VOS なので（17）式から Vd＝R3I0−VT （18） （16），（18）式から、 となる。
ることがわかる。そのためこのオフセット電圧VOSを基
準電圧とする。この時 のように抵抗R3を定めると誤差電流IFは（19）式のよう
になる。すなわち、 Vd＝R3I0−VOS なので（17）式から Vd＝R3I0−VT （18） （16），（18）式から、 となる。
いま、hFEが低下してI0/βなる電流がQ1のコレクタに
流れ込むことにより、Q2のベース電位が上昇し、その結
果出力電流I0が減少したとする。この場合、第２図の回
路においてはI0R3が減少することにより誤差電圧Vdが発
生し（19）式の誤差電流IFが発生し、この電流IFがトラ
ンジスタQ1のコレクタに加えられることにより、ベース
電流を補正する。その結果、電流I0が増加し、I0R3＝VT
lnhになるように帰還が働く。
流れ込むことにより、Q2のベース電位が上昇し、その結
果出力電流I0が減少したとする。この場合、第２図の回
路においてはI0R3が減少することにより誤差電圧Vdが発
生し（19）式の誤差電流IFが発生し、この電流IFがトラ
ンジスタQ1のコレクタに加えられることにより、ベース
電流を補正する。その結果、電流I0が増加し、I0R3＝VT
lnhになるように帰還が働く。
次に第２図の回路を、シュミレーション解析した結果
を第３図（ａ）〜（ｄ）に示す。
を第３図（ａ）〜（ｄ）に示す。
第３図（ａ）は、第２図の回路において、PNPトラン
ジスタのhFEが30でI0＝10μＡ（＝I0（Typ））になるよ
うに各定数を設定しておき電流増幅率hFEを15〜60の範
囲で変化させた場合の出力電流I0の変動率を示してい
る。縦軸に示す変動率ΔI0は である。また第５図の従来回路において、同様の条件設
定でシュミレーションした結果を第３図（ａ）に点線で
記入してある。結果より明らかなように第２図の回路に
よれば変動率はhFE15〜60において−0.4％〜＋0.06％に
押えられ従来回路に比較して電流増幅率hFEの変動を極
めて受けにくくなっていることがわかる。
ジスタのhFEが30でI0＝10μＡ（＝I0（Typ））になるよ
うに各定数を設定しておき電流増幅率hFEを15〜60の範
囲で変化させた場合の出力電流I0の変動率を示してい
る。縦軸に示す変動率ΔI0は である。また第５図の従来回路において、同様の条件設
定でシュミレーションした結果を第３図（ａ）に点線で
記入してある。結果より明らかなように第２図の回路に
よれば変動率はhFE15〜60において−0.4％〜＋0.06％に
押えられ従来回路に比較して電流増幅率hFEの変動を極
めて受けにくくなっていることがわかる。
また第２図の回路の出力電流I0の温度特性を第３図
（ｃ）に示す。
（ｃ）に示す。
ここで とすると となる。この論理値は第４図（ｃ）において−10℃〜
50℃としたシミュレーション結果より となり第２図の回路によると、従来回路とほぼ同一の温
度特性が得られることがわかる。
50℃としたシミュレーション結果より となり第２図の回路によると、従来回路とほぼ同一の温
度特性が得られることがわかる。
次に出力電流I0の抵抗の変動に対する第２図の回路の
特性を第３図（ｃ）に示す。抵抗の変動においても±20
％の変動幅において従来回路とほぼ同等の結果が得られ
ることがわかる。
特性を第３図（ｃ）に示す。抵抗の変動においても±20
％の変動幅において従来回路とほぼ同等の結果が得られ
ることがわかる。
さらに第２図の回路の電源電圧特性を第３図（ｄ）に
示す。第２図の回路において電源電圧特性はピークを待
たず従来回路の特性に比べて極めて平たんな特性が得ら
れることがわかる。この特性は本実施例が基準になる電
圧VTlnhに対する電圧誤差を補正する回路であるので電
源電圧VCC変動により基準になる電圧VTlnhが変動しない
ために得られる特性である。
示す。第２図の回路において電源電圧特性はピークを待
たず従来回路の特性に比べて極めて平たんな特性が得ら
れることがわかる。この特性は本実施例が基準になる電
圧VTlnhに対する電圧誤差を補正する回路であるので電
源電圧VCC変動により基準になる電圧VTlnhが変動しない
ために得られる特性である。
以上説明したように、第２図の本発明による回路は温
度特性及び抵抗変動特性はほぼ従来回路と同一であり、
電源電圧特性及びhFE変動特性が極めて改善されている
ことがわかる。
度特性及び抵抗変動特性はほぼ従来回路と同一であり、
電源電圧特性及びhFE変動特性が極めて改善されている
ことがわかる。
第４図に、PNPトランジスタに変えてNPNトランジスタ
を用いた定電流回路の実施例を示す。第４図の電源501,
コンパレータ502,NPNトランジスタQ501,Q502,Q503及び
抵抗R501,R502,R503,R504はそれぞれ第１図の電源101、
コンパレータ102、PNPトランジスタQ1,Q2,Q3及び抵抗
R1,R2,R3に対応するものである。この実施例も第３図
（ａ）〜（ｄ）のシミュレーションと同様の結果が得ら
れる。
を用いた定電流回路の実施例を示す。第４図の電源501,
コンパレータ502,NPNトランジスタQ501,Q502,Q503及び
抵抗R501,R502,R503,R504はそれぞれ第１図の電源101、
コンパレータ102、PNPトランジスタQ1,Q2,Q3及び抵抗
R1,R2,R3に対応するものである。この実施例も第３図
（ａ）〜（ｄ）のシミュレーションと同様の結果が得ら
れる。
以上説明したように本発明によれば、トランジスタの
電流増幅率が変動しても出力電流を一定に保つことがで
きる効果がある。
電流増幅率が変動しても出力電流を一定に保つことがで
きる効果がある。
第１図は、本発明の定電流回路の実施例、第２図は第１
図の誤差増幅回路をトランスコンダクタアンプで構成し
た例、第３図（ａ）〜（ｄ）は第２図の本発明のシミュ
レーション結果を示す図、第４図は本発明の定電流回路
の他の実施例、第５図は従来例である。 添数付Ｑ……トランジスタ、添数付Ｒ……抵抗、101,20
1,501……電源、102,502……コンパレータ。
図の誤差増幅回路をトランスコンダクタアンプで構成し
た例、第３図（ａ）〜（ｄ）は第２図の本発明のシミュ
レーション結果を示す図、第４図は本発明の定電流回路
の他の実施例、第５図は従来例である。 添数付Ｑ……トランジスタ、添数付Ｒ……抵抗、101,20
1,501……電源、102,502……コンパレータ。
Claims (4)
- 【請求項１】ベースとコレクタの間に接続された第１の
抵抗を有する第１のトランジスタと、前記第１のトラン
ジスタのコレクタがベースに接続された第２のトランジ
スタとを有する定電流回路において、 前記第２のトランジスタのコレクタに接続された第２の
抵抗と、前記第２の抵抗の両端にそれぞれ接続された２
つの入力端子及び前記第１のトランジスタのコレクタに
接続された出力端子を有しエミッタ面積の異なる差動ト
ランジスタの対で構成された誤差増幅回路とを含むこと
を特徴とする定電流回路。 - 【請求項２】前記誤差増幅回路が、トランスコンダクタ
ンスアンプであることを特徴とする特許請求の範囲第１
項記載の定電流回路。 - 【請求項３】前記第１及び第２のトランジスタが共にPN
Pトランジスタであることを特徴とする特許請求の範囲
第２項記載の定電流回路。 - 【請求項４】前記第１及び第２のトランジスタが共にNP
Nトランジスタであることを特徴とする特許請求の範囲
第２項記載の定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63052174A JP2743367B2 (ja) | 1988-03-04 | 1988-03-04 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63052174A JP2743367B2 (ja) | 1988-03-04 | 1988-03-04 | 定電流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01226015A JPH01226015A (ja) | 1989-09-08 |
| JP2743367B2 true JP2743367B2 (ja) | 1998-04-22 |
Family
ID=12907452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63052174A Expired - Lifetime JP2743367B2 (ja) | 1988-03-04 | 1988-03-04 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2743367B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4674947B2 (ja) * | 2000-09-29 | 2011-04-20 | オリンパス株式会社 | 定電圧出力回路 |
| US7061307B2 (en) * | 2003-09-26 | 2006-06-13 | Teradyne, Inc. | Current mirror compensation circuit and method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5855455Y2 (ja) * | 1978-07-27 | 1983-12-19 | 三菱電機株式会社 | 定電流回路 |
| JPS57182220A (en) * | 1981-04-30 | 1982-11-10 | Toshiba Corp | Constant-current circuit |
-
1988
- 1988-03-04 JP JP63052174A patent/JP2743367B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01226015A (ja) | 1989-09-08 |
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