JP2727570B2 - 動き検出信号の処理回路 - Google Patents
動き検出信号の処理回路Info
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Description
〔産業上の利用分野〕 この発明は、いわゆるIDTVのように動き適応形走査線
補間等の高画質化処理をするテレビジョン受像機で、動
き検出信号を処理する回路に関する。 〔発明の概要〕 この発明は、動き検出信号を１ビットの信号に変換し
たのち、IIR型の時間軸フィルタを通すようにしたこと
により、少ないメモリ容量、演算ビット数で時間方向に
拡大された信号を得ることができるようにしたものであ
る。 〔従来の技術〕 第４図は、テレビジョン受像機の一例の構成を示すも
のである。 同図において、入力端子（62）からの映像信号は、A/
D変換器（63）でディジタル信号に変換されたのち、Y/C
分離回路（64）に供給されて輝度信号Ｙおよび色信号Ｃ
に分離される。A/D変換器（63）でのサンプリング周波
数は、例えば14MHzとされる。 Y/C分離回路（64）より出力される輝度信号Ｙは、走
査線補間回路（65Y）に供給される。Y/C分離回路（64）
より出力される色信号Ｃは、クロマデコーダ（66）に供
給されて色復調される。このクロマデコーダ（66）より
出力される赤色差信号Ｒ−Ｙ、青色差信号Ｂ−Ｙの時分
割信号Ｒ−Y/B−Ｙは、走査線補間回路（65C）に供給さ
れ、の走査線補間回路（65Y），（65Y）からは、主走査
線信号Ym,Rm−Ym/Bm−Ymの他に、補間走査線信号Yc,Rc
−Yc/Bc−Ycが同時に出力される。 また、Y/C分離回路（64）より出力される輝度信号Ｙ
は、動き検出回路（50）に供給され、この動き検出回路
（50）からの動き検出信号は係数発生器（51）に供給さ
れる。走査線補間回路（65Y），（65C）の係数器のＫ値
は、この係数発生器（51）で発生され、動き検出信号の
大きさに応じてその値が変えられる。例えば、静止画部
分ではＫ＝０とされ、このＫの最大値は１とされる。 動き検出回路（50）は、第５図に示すように構成され
る。同図において、Y/C分離回路（64）より供給される
輝度信号Ｙは、遅延線を構成するフィールドメモリ（40
1）および（402）の直列回路に供給される。フィールド
メモリ（401）および（402）の直列回路の遅延時間は、
１フレーム（263H＋262H）とされる。 フィールドメモリ（401）の入力信号およびフィール
ドメモリ（402）の出力信号は、減算器（403）に供給さ
れて減算される。この減算器（403）より出力されるフ
レーム差分信号は、ローパスフィルタ（404）で高域の
ノイズ成分およびドット妨害成分が除去されたのち絶対
値回路（405）で絶対値化される。この絶対値回路（40
5）の出力信号が動き検出信号とされる。 なお、このようにフレーム差分信号より動きを検出す
ることは、例えば特開昭55−8124号公報に記載されてい
る。 走査線補間回路（65Y）は、第６図に示すように構成
される。同図において、Y/C分離回路（64）より供給さ
れる輝度信号Ｙは遅延線を構成するラインメモリ（60
1）に供給される。このラインメモリ（601）の入力信号
および出力信号は加算器（602）に供給されて加算平均
され、この加算器（602）の出力信号は係数器（603）で
Ｋ（Ｋ≦１）倍とされたのち加算器（604）に供給され
る。 また、輝度信号Ｙは遅延線を構成するフィールドメモ
リ（605）に供給される。このフィールドメモリ（605）
での遅延時間は、263Hとされる。このフィールドメモリ
（605）の出力信号は、係数器（606）で（１−Ｋ）倍と
されたのち加算器（604）に供給される。 第７図は、時間−垂直面の走査線構造を示す図であ
り、○印は各フィールドの走査線を示している。上述し
た入力信号をｈ、ラインメモリ（601）の出力信号を
ｉ、フィールドメモリ（605）の出力信号をｊとする
と、これら信号ｈ〜ｊは、第７図に図示する位置関係と
なる。 走査線補間回路（65Y）において、加算器（602）の出
力信号 は動画部分の補間走査線信号となると共に、フィールド
メモリ（605）の出力信号ｊは静止画部分の補間走査線
信号となる。そのため、加算器（604）からは、動画部
分および静止画部分の補間走査線信号が動きの程度に応
じた割合で加算された補間走査線信号Ycが出される。補
間走査線は、第７図の の位置とされる。 また、入力信号ｈは、そのまま主走査線信号Ymとされ
る。 なお、説明は省略するが、走査線補間回路（65C）も
同様に構成される。 この走査線補間回路（65Y），（65C）より出力される
主走査線信号Ym,Rm−Ym/Bm−Ym、補間走査線信号YC,Rc
−Yc/Bc−Ycはそれぞれ時間圧縮回路（67Y），（67C）
に供給される。この時間圧縮回路（67Y），（67C）で
は、主走査線信号Ym,Rm−Ym/Bm−Ymと補間走査線信号Y
C,Rc−Yc/Bc−Ycとが、それぞれ1/2に時間軸圧縮されて
連続して出力される。この場合、時間圧縮回路（67C）
からは、赤色差信号と青色差信号とが別々に出力され
る。 時間圧縮回路（67Y），（67C）より出力される倍速の
輝度信号、色差信号は、それぞれD/A変換器（68Y），
（68R），（68B）でアナログ信号とされる。 D/A変換器（68Y），（68R），（68B）より出力される
倍速の精度信号、色差信号は、それぞれマトリクス回路
（73）に供給される。このマトリクス回路（73）より出
力される倍速の赤、緑、青色信号R,G,Bは、それぞれア
ンプ（74R），（74G），（74B）を介してカラー受像管
（75）に供給され、このカラー受像管（75）には走査線
数が２杯とされたノンインターレース走査表示がされ
る。 〔発明が解決しようとする課題〕 ところで、第５図例のような動き検出回路（50）より
出力される動き検出信号をそのまま用いると、例えば人
間が座って息をしているときのように、エッジ部が少し
ずつ数フィールドごとに動いている場合には、このエッ
ジがノイズに見えてしまい画質が劣化する不都合があっ
た。 そこで従来、このような不都合を除去するため、時間
軸フィルタを用いて動き検出信号を時間方向に拡大する
ことが提案されている。 第８図は、時間軸フィルタの一例を示すものであり、
FIR型として構成されたものである。 同図において、動き検出回路（50）からの動き検出信
号は、遅延線を構成するフレームメモリ（311），（3
12）‥‥の直列回路に供給される。フレームメモリ（31
1）の入力信号、フレームメモリ（311），（312），‥
‥の出力信号は加算器（32）で加算されたのちリミッタ
（33）で振幅制限される。そして、このリミッタ（33）
より出力される時間方向に拡大された動き検出信号は、
係数発生器（51）に供給される。なお、フレームメモリ
（311），（312），‥‥はフィールドメモリで構成され
ることもある。 また、第９図も、時間軸フィルタの一例を示すもので
あり、IIR型として構成されたものである。 同図において、動き検出回路（50）からの動き検出信
号は、加算器（41）に供給され、この加算器（41）の出
力信号は遅延線を構成するフレームメモリ（42）に供給
される。このフレームメモリ（42）の出力信号は、係数
器（43）を介して加算器（41）に供給されて、巡回型構
成とされる。このフレームメモリ（42）の出力信号はリ
ミッタ（44）で振幅制限ささる。そして、このリミッタ
（44）より出力される時間方向に拡大された動き検出信
号は、係数発生器（51）に供給される。 この第８図例、第９図例のように動き検出信号を時間
軸フィルタを用いて時間方向に拡大することにより、上
述したような画質劣化を防止することができる。 しかしながら、第８図例の時間軸フィルタは、ｎビッ
ト構成とされる分、メモリ容量、加算器も大きくなり、
回路規模が大きくなるものであった。また、時定数を大
きくしようとするとき、フレームメモリの個数を多くす
る必要がある。そのため、メモリ容量で制限され、あま
り長い時定数を設定することができなかった。 また、第９図例の時間軸フィルタは、時定数は長く設
定できるが、演算に必要なビット数が必要である。この
ビット数の増加がメモリ容量の増加につながるため、回
路規模が大きくなるものであった。 そこで、この発明では、少ないメモリ容量、演算ビッ
ト数で時間方向に拡大された信号を得ることを目的とす
るものである。 〔課題を解決するための手段〕 この発明は、動き検出手段（50）の出力信号が供給さ
れるレベル比較手段（52）と、遅延線を構成すると共
に、金サンプル数がｎフレーム＋１サンプル（ｎ＝0,1,
2,‥‥）となるようにされた遅延素子（532）および画
像メモリ（533），（534）の直列回路と、レベル比較手
段（52）および直列回路の出力信号を１サンプルごとに
交互に選択すると共に出力信号を直列回路に供給するス
イッチ回路（531）と、レベル比較手段（52）の出力信
号および直列回路の出力信号を加算する加算器（538）
とを有してなるものである。 〔作用〕 上述構成においては、動き検出手段（50）からの動き
検出信号が、レベル比較手段（52）で１ビットの信号に
変換される。そのため、遅延素子（532）、画像メモリ
（533），（534）、スイッチ回路（531）、加算器（53
8）よりなる時間軸フィルタは１ビット処理で構成され
る。 なお、加算器（538）では、レベル比較手段（52）お
よび直列回路の出力信号が加算され、時間方向の信号が
加算されれので、加算器（538）からは、時間方向に拡
大した動き検出信号が出力される。 〔実施例〕 以下、第１図を参照しながら、この発明の一実施例に
ついて説明する。 同図において、動き検出回路（50）からの動き検出信
号は、レベル比較器（52）に供給される。このレベル比
較器（52）からは、動き検出信号が基準レベル以上では
高レベル“1"、一方以下では低レベル“0"の信号が出力
される。つまり、このレベル比較器（52）によって動き
検出信号は１ビットの信号に変換される。 このレベル比較器（52）の出力信号は、時間軸フィル
タ（53）を構成する切換スイッチ（531）のＡ側の固定
端子に供給される。この切換スイッチ（531）の出力信
号は、遅延線を構成するＤフリップフロップ（532）、
フレームメモリ（533），（534）の直列回路に供給され
る。この場合、Ｄフリップフロップ（532）での遅延時
間は、１サンプリング周期（1/4MHz）とされる。すなわ
ち、Ｄフリップフロップ（532）、フレームメモリ（53
3），（534）の直列回路における全サンプル数は２フレ
ーム＋１サンプル数となり、この直列回路によって２フ
レーム＋１サンプル数段の遅延を受ける。 フレームメモリ（534）の出力信号は、切換スイッチ
（531）のＢ側の固定端子に供給される。切換スイッチ
（531）は、第２図Ｄに示すようなデューティ50％で7MH
zの信号をもって切換制御され、１サンプリング周期（1
/4MHz）ごとにＡ側、Ｂ側に交互に切り換えられる。つ
まり、この切換スイッチ（531）では、レベル比較器（5
2）の出力信号およびフレームメモリ（534）の出力信号
が１サンプルごとに交互に選択される。 また、レベル比較器（52）の出力信号は、遅延線を構
成するＤフリップフロップ（535）を介してオア回路（5
38）に供給され、フレームメモリ（533）の出力信号
は、直接および遅延線を構成するＤフリップフロップ
（536）を介してオア回路（538）に供給され、フレーム
メモリ（534）の出力信号は、直接および遅延線を構成
するＤフリップフロップ（537）を介してオア回路（53
8）に供給される。この場合、Ｄフリップフロップ（53
5）〜（537）での遅延時間は、それぞれ１サンプリング
周期（1/14MHz）とされる。 以上の構成において、レベル比較器（52）の出力信
号、フレームメモリ（533），（534）の出力信号がそれ
ぞれ第２図A,E,Bに示すようであるとする。この場合、
フレームメモリ（533），（534）の出力信号は、それぞ
れ（１フレーム＋１サンプル数）、（２フレーム＋１サ
ンプル数）の段数の遅延を受けている。 切換スイッチ（531）は、第２図Ｄに示すような7MHz
の信号をもって切換制御されるので、切換スイッチ（53
1）の出力信号は、同図Ｃに示すようになる。この場
合、Ｄフリップフロップ（532）、フレームメモリ（53
3），（534）の直列回路によって２フレーム＋１サンプ
ル数段の遅延を受けるので、この直列回路を２度通った
信号は４フレーム＋２サンプル数段の遅延を受け、切換
スイッチ（531）では選択されずに消える。例えば、第
２図Ｃの信号が直列回路を通ったのちには、C1,C3,C5,
‥‥は選択されずに消える。 また、Ｄフリップフロップ（535），（536），（53
7）の出力信号は、それぞれ第２図G,F,Hに示すようにな
る。なお、同図B,E,F,Hにおいて、（ ）でくくってい
る部分は、現信号の欠落している部分を示している。 結局、オア回路（538）では、第２図B,E,F,G,Hで示す
ような時間方向の信号の論理和がとられるので、このオ
ア回路（538）からは、時間方向に拡大した動き検出信
号が出力される。 また、第１図において、時間軸フィルタ（53）のオア
回路（538）より出力される動き検出信号は、係数発生
器（51）に供給される。すなわち、動き検出信号は、遅
延線を構成するＤフリップフロップ（511a）〜（511h）
の直列回路に供給される。これらＤフリップフロップ
（511a）〜（511h）での遅延時間は、それぞれ１サンプ
リング周期（1/14MHz）とされる。 Ｄフリップフロップ（511a）の入力信号、Ｄフリップ
フロップ（511a）〜（511h）の出力信号は、加算器（51
2）で加算される。この場合、Ｄフリップフロップ（511
a）〜（511h）および加算器（512）で、いわゆる積分器
が構成され、加算器（512）の出力信号は、０（全ての
入力信号が低レベル“0"）から９（全ての入力信号が高
レベル“1"）の値をとる。 この加算器（512）の出力信号はデコーダ（513）に供
給され、このデコーダ（513）からは係数Ｋが出力され
る。すなわち、第３図に示すように加算器（512）の出
力信号が、
補間等の高画質化処理をするテレビジョン受像機で、動
き検出信号を処理する回路に関する。 〔発明の概要〕 この発明は、動き検出信号を１ビットの信号に変換し
たのち、IIR型の時間軸フィルタを通すようにしたこと
により、少ないメモリ容量、演算ビット数で時間方向に
拡大された信号を得ることができるようにしたものであ
る。 〔従来の技術〕 第４図は、テレビジョン受像機の一例の構成を示すも
のである。 同図において、入力端子（62）からの映像信号は、A/
D変換器（63）でディジタル信号に変換されたのち、Y/C
分離回路（64）に供給されて輝度信号Ｙおよび色信号Ｃ
に分離される。A/D変換器（63）でのサンプリング周波
数は、例えば14MHzとされる。 Y/C分離回路（64）より出力される輝度信号Ｙは、走
査線補間回路（65Y）に供給される。Y/C分離回路（64）
より出力される色信号Ｃは、クロマデコーダ（66）に供
給されて色復調される。このクロマデコーダ（66）より
出力される赤色差信号Ｒ−Ｙ、青色差信号Ｂ−Ｙの時分
割信号Ｒ−Y/B−Ｙは、走査線補間回路（65C）に供給さ
れ、の走査線補間回路（65Y），（65Y）からは、主走査
線信号Ym,Rm−Ym/Bm−Ymの他に、補間走査線信号Yc,Rc
−Yc/Bc−Ycが同時に出力される。 また、Y/C分離回路（64）より出力される輝度信号Ｙ
は、動き検出回路（50）に供給され、この動き検出回路
（50）からの動き検出信号は係数発生器（51）に供給さ
れる。走査線補間回路（65Y），（65C）の係数器のＫ値
は、この係数発生器（51）で発生され、動き検出信号の
大きさに応じてその値が変えられる。例えば、静止画部
分ではＫ＝０とされ、このＫの最大値は１とされる。 動き検出回路（50）は、第５図に示すように構成され
る。同図において、Y/C分離回路（64）より供給される
輝度信号Ｙは、遅延線を構成するフィールドメモリ（40
1）および（402）の直列回路に供給される。フィールド
メモリ（401）および（402）の直列回路の遅延時間は、
１フレーム（263H＋262H）とされる。 フィールドメモリ（401）の入力信号およびフィール
ドメモリ（402）の出力信号は、減算器（403）に供給さ
れて減算される。この減算器（403）より出力されるフ
レーム差分信号は、ローパスフィルタ（404）で高域の
ノイズ成分およびドット妨害成分が除去されたのち絶対
値回路（405）で絶対値化される。この絶対値回路（40
5）の出力信号が動き検出信号とされる。 なお、このようにフレーム差分信号より動きを検出す
ることは、例えば特開昭55−8124号公報に記載されてい
る。 走査線補間回路（65Y）は、第６図に示すように構成
される。同図において、Y/C分離回路（64）より供給さ
れる輝度信号Ｙは遅延線を構成するラインメモリ（60
1）に供給される。このラインメモリ（601）の入力信号
および出力信号は加算器（602）に供給されて加算平均
され、この加算器（602）の出力信号は係数器（603）で
Ｋ（Ｋ≦１）倍とされたのち加算器（604）に供給され
る。 また、輝度信号Ｙは遅延線を構成するフィールドメモ
リ（605）に供給される。このフィールドメモリ（605）
での遅延時間は、263Hとされる。このフィールドメモリ
（605）の出力信号は、係数器（606）で（１−Ｋ）倍と
されたのち加算器（604）に供給される。 第７図は、時間−垂直面の走査線構造を示す図であ
り、○印は各フィールドの走査線を示している。上述し
た入力信号をｈ、ラインメモリ（601）の出力信号を
ｉ、フィールドメモリ（605）の出力信号をｊとする
と、これら信号ｈ〜ｊは、第７図に図示する位置関係と
なる。 走査線補間回路（65Y）において、加算器（602）の出
力信号 は動画部分の補間走査線信号となると共に、フィールド
メモリ（605）の出力信号ｊは静止画部分の補間走査線
信号となる。そのため、加算器（604）からは、動画部
分および静止画部分の補間走査線信号が動きの程度に応
じた割合で加算された補間走査線信号Ycが出される。補
間走査線は、第７図の の位置とされる。 また、入力信号ｈは、そのまま主走査線信号Ymとされ
る。 なお、説明は省略するが、走査線補間回路（65C）も
同様に構成される。 この走査線補間回路（65Y），（65C）より出力される
主走査線信号Ym,Rm−Ym/Bm−Ym、補間走査線信号YC,Rc
−Yc/Bc−Ycはそれぞれ時間圧縮回路（67Y），（67C）
に供給される。この時間圧縮回路（67Y），（67C）で
は、主走査線信号Ym,Rm−Ym/Bm−Ymと補間走査線信号Y
C,Rc−Yc/Bc−Ycとが、それぞれ1/2に時間軸圧縮されて
連続して出力される。この場合、時間圧縮回路（67C）
からは、赤色差信号と青色差信号とが別々に出力され
る。 時間圧縮回路（67Y），（67C）より出力される倍速の
輝度信号、色差信号は、それぞれD/A変換器（68Y），
（68R），（68B）でアナログ信号とされる。 D/A変換器（68Y），（68R），（68B）より出力される
倍速の精度信号、色差信号は、それぞれマトリクス回路
（73）に供給される。このマトリクス回路（73）より出
力される倍速の赤、緑、青色信号R,G,Bは、それぞれア
ンプ（74R），（74G），（74B）を介してカラー受像管
（75）に供給され、このカラー受像管（75）には走査線
数が２杯とされたノンインターレース走査表示がされ
る。 〔発明が解決しようとする課題〕 ところで、第５図例のような動き検出回路（50）より
出力される動き検出信号をそのまま用いると、例えば人
間が座って息をしているときのように、エッジ部が少し
ずつ数フィールドごとに動いている場合には、このエッ
ジがノイズに見えてしまい画質が劣化する不都合があっ
た。 そこで従来、このような不都合を除去するため、時間
軸フィルタを用いて動き検出信号を時間方向に拡大する
ことが提案されている。 第８図は、時間軸フィルタの一例を示すものであり、
FIR型として構成されたものである。 同図において、動き検出回路（50）からの動き検出信
号は、遅延線を構成するフレームメモリ（311），（3
12）‥‥の直列回路に供給される。フレームメモリ（31
1）の入力信号、フレームメモリ（311），（312），‥
‥の出力信号は加算器（32）で加算されたのちリミッタ
（33）で振幅制限される。そして、このリミッタ（33）
より出力される時間方向に拡大された動き検出信号は、
係数発生器（51）に供給される。なお、フレームメモリ
（311），（312），‥‥はフィールドメモリで構成され
ることもある。 また、第９図も、時間軸フィルタの一例を示すもので
あり、IIR型として構成されたものである。 同図において、動き検出回路（50）からの動き検出信
号は、加算器（41）に供給され、この加算器（41）の出
力信号は遅延線を構成するフレームメモリ（42）に供給
される。このフレームメモリ（42）の出力信号は、係数
器（43）を介して加算器（41）に供給されて、巡回型構
成とされる。このフレームメモリ（42）の出力信号はリ
ミッタ（44）で振幅制限ささる。そして、このリミッタ
（44）より出力される時間方向に拡大された動き検出信
号は、係数発生器（51）に供給される。 この第８図例、第９図例のように動き検出信号を時間
軸フィルタを用いて時間方向に拡大することにより、上
述したような画質劣化を防止することができる。 しかしながら、第８図例の時間軸フィルタは、ｎビッ
ト構成とされる分、メモリ容量、加算器も大きくなり、
回路規模が大きくなるものであった。また、時定数を大
きくしようとするとき、フレームメモリの個数を多くす
る必要がある。そのため、メモリ容量で制限され、あま
り長い時定数を設定することができなかった。 また、第９図例の時間軸フィルタは、時定数は長く設
定できるが、演算に必要なビット数が必要である。この
ビット数の増加がメモリ容量の増加につながるため、回
路規模が大きくなるものであった。 そこで、この発明では、少ないメモリ容量、演算ビッ
ト数で時間方向に拡大された信号を得ることを目的とす
るものである。 〔課題を解決するための手段〕 この発明は、動き検出手段（50）の出力信号が供給さ
れるレベル比較手段（52）と、遅延線を構成すると共
に、金サンプル数がｎフレーム＋１サンプル（ｎ＝0,1,
2,‥‥）となるようにされた遅延素子（532）および画
像メモリ（533），（534）の直列回路と、レベル比較手
段（52）および直列回路の出力信号を１サンプルごとに
交互に選択すると共に出力信号を直列回路に供給するス
イッチ回路（531）と、レベル比較手段（52）の出力信
号および直列回路の出力信号を加算する加算器（538）
とを有してなるものである。 〔作用〕 上述構成においては、動き検出手段（50）からの動き
検出信号が、レベル比較手段（52）で１ビットの信号に
変換される。そのため、遅延素子（532）、画像メモリ
（533），（534）、スイッチ回路（531）、加算器（53
8）よりなる時間軸フィルタは１ビット処理で構成され
る。 なお、加算器（538）では、レベル比較手段（52）お
よび直列回路の出力信号が加算され、時間方向の信号が
加算されれので、加算器（538）からは、時間方向に拡
大した動き検出信号が出力される。 〔実施例〕 以下、第１図を参照しながら、この発明の一実施例に
ついて説明する。 同図において、動き検出回路（50）からの動き検出信
号は、レベル比較器（52）に供給される。このレベル比
較器（52）からは、動き検出信号が基準レベル以上では
高レベル“1"、一方以下では低レベル“0"の信号が出力
される。つまり、このレベル比較器（52）によって動き
検出信号は１ビットの信号に変換される。 このレベル比較器（52）の出力信号は、時間軸フィル
タ（53）を構成する切換スイッチ（531）のＡ側の固定
端子に供給される。この切換スイッチ（531）の出力信
号は、遅延線を構成するＤフリップフロップ（532）、
フレームメモリ（533），（534）の直列回路に供給され
る。この場合、Ｄフリップフロップ（532）での遅延時
間は、１サンプリング周期（1/4MHz）とされる。すなわ
ち、Ｄフリップフロップ（532）、フレームメモリ（53
3），（534）の直列回路における全サンプル数は２フレ
ーム＋１サンプル数となり、この直列回路によって２フ
レーム＋１サンプル数段の遅延を受ける。 フレームメモリ（534）の出力信号は、切換スイッチ
（531）のＢ側の固定端子に供給される。切換スイッチ
（531）は、第２図Ｄに示すようなデューティ50％で7MH
zの信号をもって切換制御され、１サンプリング周期（1
/4MHz）ごとにＡ側、Ｂ側に交互に切り換えられる。つ
まり、この切換スイッチ（531）では、レベル比較器（5
2）の出力信号およびフレームメモリ（534）の出力信号
が１サンプルごとに交互に選択される。 また、レベル比較器（52）の出力信号は、遅延線を構
成するＤフリップフロップ（535）を介してオア回路（5
38）に供給され、フレームメモリ（533）の出力信号
は、直接および遅延線を構成するＤフリップフロップ
（536）を介してオア回路（538）に供給され、フレーム
メモリ（534）の出力信号は、直接および遅延線を構成
するＤフリップフロップ（537）を介してオア回路（53
8）に供給される。この場合、Ｄフリップフロップ（53
5）〜（537）での遅延時間は、それぞれ１サンプリング
周期（1/14MHz）とされる。 以上の構成において、レベル比較器（52）の出力信
号、フレームメモリ（533），（534）の出力信号がそれ
ぞれ第２図A,E,Bに示すようであるとする。この場合、
フレームメモリ（533），（534）の出力信号は、それぞ
れ（１フレーム＋１サンプル数）、（２フレーム＋１サ
ンプル数）の段数の遅延を受けている。 切換スイッチ（531）は、第２図Ｄに示すような7MHz
の信号をもって切換制御されるので、切換スイッチ（53
1）の出力信号は、同図Ｃに示すようになる。この場
合、Ｄフリップフロップ（532）、フレームメモリ（53
3），（534）の直列回路によって２フレーム＋１サンプ
ル数段の遅延を受けるので、この直列回路を２度通った
信号は４フレーム＋２サンプル数段の遅延を受け、切換
スイッチ（531）では選択されずに消える。例えば、第
２図Ｃの信号が直列回路を通ったのちには、C1,C3,C5,
‥‥は選択されずに消える。 また、Ｄフリップフロップ（535），（536），（53
7）の出力信号は、それぞれ第２図G,F,Hに示すようにな
る。なお、同図B,E,F,Hにおいて、（ ）でくくってい
る部分は、現信号の欠落している部分を示している。 結局、オア回路（538）では、第２図B,E,F,G,Hで示す
ような時間方向の信号の論理和がとられるので、このオ
ア回路（538）からは、時間方向に拡大した動き検出信
号が出力される。 また、第１図において、時間軸フィルタ（53）のオア
回路（538）より出力される動き検出信号は、係数発生
器（51）に供給される。すなわち、動き検出信号は、遅
延線を構成するＤフリップフロップ（511a）〜（511h）
の直列回路に供給される。これらＤフリップフロップ
（511a）〜（511h）での遅延時間は、それぞれ１サンプ
リング周期（1/14MHz）とされる。 Ｄフリップフロップ（511a）の入力信号、Ｄフリップ
フロップ（511a）〜（511h）の出力信号は、加算器（51
2）で加算される。この場合、Ｄフリップフロップ（511
a）〜（511h）および加算器（512）で、いわゆる積分器
が構成され、加算器（512）の出力信号は、０（全ての
入力信号が低レベル“0"）から９（全ての入力信号が高
レベル“1"）の値をとる。 この加算器（512）の出力信号はデコーダ（513）に供
給され、このデコーダ（513）からは係数Ｋが出力され
る。すなわち、第３図に示すように加算器（512）の出
力信号が、
〔０〕，〔1,2〕，〔3,4〕，〔5,6〕，〔7,
8,9〕であるとき、係数Ｋとして、それぞれ、例えば
０、1/4、1/2、3/4、１が出力される。 以上のように構成された本例によれば、動き検出回路
（50）からの動き検出信号が、レベル比較器（52）で１
ビットの信号に変換され、時間軸フィルタ（53）は１ビ
ット処理で構成される。したがって本例によれば、少な
いメモリ容量、演算ビット数で時間方向に拡大された信
号を得ることができる。また本例によれば、係数発生器
（51）はＤフリップフロップ（511a）〜（511h）、加算
器（512）、デコーダ（513）よりなり、積分型の構成と
したので、移動量に対応した良好な係数Ｋを発生させる
ことができる。 〔発明の効果〕 この発明によれば、動き検出手段からの動き検出信号
が、レベル比較手段で１ビットの信号に変換され、時間
軸フィルタが１ビット処理で構成されるので、少ないメ
モリ容量、演算ビット数で時間方向に拡大された信号を
得ることができる。
8,9〕であるとき、係数Ｋとして、それぞれ、例えば
０、1/4、1/2、3/4、１が出力される。 以上のように構成された本例によれば、動き検出回路
（50）からの動き検出信号が、レベル比較器（52）で１
ビットの信号に変換され、時間軸フィルタ（53）は１ビ
ット処理で構成される。したがって本例によれば、少な
いメモリ容量、演算ビット数で時間方向に拡大された信
号を得ることができる。また本例によれば、係数発生器
（51）はＤフリップフロップ（511a）〜（511h）、加算
器（512）、デコーダ（513）よりなり、積分型の構成と
したので、移動量に対応した良好な係数Ｋを発生させる
ことができる。 〔発明の効果〕 この発明によれば、動き検出手段からの動き検出信号
が、レベル比較手段で１ビットの信号に変換され、時間
軸フィルタが１ビット処理で構成されるので、少ないメ
モリ容量、演算ビット数で時間方向に拡大された信号を
得ることができる。
第１図はこの発明の一実施例を示す構成図、第２図およ
び第３図はその説明のための図、第４図はテレビジョン
受像機の一例の構成図、第５図〜第７図はその説明のた
めの図、第８図および第９図は時間軸フィルタの構成図
である。 （50）は動き検出回路、（51）は係数発生器、（52）は
レベル比較器、（531）は切換スイッチ、（532），（53
5）〜（537）はＤフリップフロップ、（533），（534）
はフレームメモリ、（538）はオア回路である。
び第３図はその説明のための図、第４図はテレビジョン
受像機の一例の構成図、第５図〜第７図はその説明のた
めの図、第８図および第９図は時間軸フィルタの構成図
である。 （50）は動き検出回路、（51）は係数発生器、（52）は
レベル比較器、（531）は切換スイッチ、（532），（53
5）〜（537）はＤフリップフロップ、（533），（534）
はフレームメモリ、（538）はオア回路である。
Claims (1)
- 【請求項１】動き検出手段の出力信号を１ビットの信号
に変換するレベル比較手段と、 遅延線を構成すると共に、全サンプル数がｎフレーム＋
１サンプル（ｎ＝0,1,2,‥‥）となるようにされた遅延
素子および画像メモリの直列回路と、 上記レベル比較手段および直列回路の出力信号を１サン
プルごとに交互に選択すると共に出力信号を上記直列回
路に供給するスイッチ回路と、 上記レベル比較手段の出力信号および上記直列回路の出
力信号を加算する加算器とを有してなる動き検出信号の
処理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185168A JP2727570B2 (ja) | 1988-07-25 | 1988-07-25 | 動き検出信号の処理回路 |
| CA000604331A CA1332463C (en) | 1988-07-22 | 1989-06-29 | Signal processing circuit for a moving detection circuit |
| KR1019890010250A KR930005753B1 (ko) | 1988-07-22 | 1989-07-20 | 움직임검출신호의 처리회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185168A JP2727570B2 (ja) | 1988-07-25 | 1988-07-25 | 動き検出信号の処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0234091A JPH0234091A (ja) | 1990-02-05 |
| JP2727570B2 true JP2727570B2 (ja) | 1998-03-11 |
Family
ID=16166024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63185168A Expired - Lifetime JP2727570B2 (ja) | 1988-07-22 | 1988-07-25 | 動き検出信号の処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2727570B2 (ja) |
-
1988
- 1988-07-25 JP JP63185168A patent/JP2727570B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0234091A (ja) | 1990-02-05 |
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Legal Events
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