JP2723614B2 - ディジタル制御位相同期発振器の自走周波数制御方式 - Google Patents
ディジタル制御位相同期発振器の自走周波数制御方式Info
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- JP2723614B2 JP2723614B2 JP1133602A JP13360289A JP2723614B2 JP 2723614 B2 JP2723614 B2 JP 2723614B2 JP 1133602 A JP1133602 A JP 1133602A JP 13360289 A JP13360289 A JP 13360289A JP 2723614 B2 JP2723614 B2 JP 2723614B2
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- control signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、網同期装置等に用いられるディジタル制御
位相同期発振器の自走周波数制御方式に関する。
位相同期発振器の自走周波数制御方式に関する。
ディジタル制御位相同期発振器は、入力信号及び出力
信号の両位相を比較し、その位相差を示すディジタル制
御信号を発生して、これを例えばディジタル・アナログ
（Ｄ・Ａ）変換器によりアナログ電圧に変換したもので
電圧制御発振器の出力周波数を制御する。入力信号に障
害が発生して入出力両信号の位相差を正常に比較できな
くなった場合には、入力障害を検出したあと、入力障害
発生直前のディジタル制御信号を保持し、自走状態にな
る。
信号の両位相を比較し、その位相差を示すディジタル制
御信号を発生して、これを例えばディジタル・アナログ
（Ｄ・Ａ）変換器によりアナログ電圧に変換したもので
電圧制御発振器の出力周波数を制御する。入力信号に障
害が発生して入出力両信号の位相差を正常に比較できな
くなった場合には、入力障害を検出したあと、入力障害
発生直前のディジタル制御信号を保持し、自走状態にな
る。
第３図は、上述の動作を実現するための従来のディジ
タル制御位相同期発振器の構成を示すブロック図であ
る。同図において、参照番号100は入力端子、200は出力
端子、１は入力信号と出力信号との位相差を比較する位
相比較器、２は位相比較器１の出力信号をディジタル位
相差信号に変換するアナログ・ディジタル（Ａ・Ｄ）変
換器、３はこのディジタル位相差信号に例えば一定保数
を乗ずるなど予め定めた演算処理を加えてディジタル制
御信号を発生する演算器、４はこのディジタル制御信号
をアナログ電圧に変換するＤ・Ａ変換器、５はＤ・Ａ変
換器４の出力電圧により出力周波数を制御する電圧制御
発振器、６は入力信号の障害を検出する入力障害検出器
を、それぞれ示す。
タル制御位相同期発振器の構成を示すブロック図であ
る。同図において、参照番号100は入力端子、200は出力
端子、１は入力信号と出力信号との位相差を比較する位
相比較器、２は位相比較器１の出力信号をディジタル位
相差信号に変換するアナログ・ディジタル（Ａ・Ｄ）変
換器、３はこのディジタル位相差信号に例えば一定保数
を乗ずるなど予め定めた演算処理を加えてディジタル制
御信号を発生する演算器、４はこのディジタル制御信号
をアナログ電圧に変換するＤ・Ａ変換器、５はＤ・Ａ変
換器４の出力電圧により出力周波数を制御する電圧制御
発振器、６は入力信号の障害を検出する入力障害検出器
を、それぞれ示す。
この従来のディジタル制御位相同期発振器の制御アル
ゴリズムを、第４図に示すフローチャートにより説明す
る。まず、入力信号が正常であるか否かを入力障害検出
器６の出力信号により判断し、入力信号が正常である場
合は、演算器３がＡ・Ｄ変換器２からディジタル位相差
信号を入力して所定の演算処理を加えディジタル制御信
号を作成し、Ｄ・Ａ変換器４に出力する。Ｄ・Ａ変換器
４は、このディジタル制御信号をアナログ制御電圧を発
生して、電圧制御発振器５の出力周波数を制御させる。
この出力周波制御は入力信号と出力信号との位相差をゼ
ロに収束させるよう行なわれ、通常収束時には入力周波
数（f0）よりもわずかに高い周波数（f1）を発生させる
ディジタル制御信号と、入力周波数よりもわずかに低い
周波数（f2）を発生させるディジタル制御信号とが、一
定の割合で交互にＤ・Ａ変換器４へ与えられるようにな
り、これに応じて電圧制御発振器５の平均出力周波数が
入力周波数に等しくなって位相同期が確立する。なお、
位相同期が確立した状態において、単位時間内に発生す
るディジタル制御信号の個数をｍとし、このうちで周波
数f1を発生させるディジタル制御信号の個数をｎとすれ
ば、次の式（１）が成立する。
ゴリズムを、第４図に示すフローチャートにより説明す
る。まず、入力信号が正常であるか否かを入力障害検出
器６の出力信号により判断し、入力信号が正常である場
合は、演算器３がＡ・Ｄ変換器２からディジタル位相差
信号を入力して所定の演算処理を加えディジタル制御信
号を作成し、Ｄ・Ａ変換器４に出力する。Ｄ・Ａ変換器
４は、このディジタル制御信号をアナログ制御電圧を発
生して、電圧制御発振器５の出力周波数を制御させる。
この出力周波制御は入力信号と出力信号との位相差をゼ
ロに収束させるよう行なわれ、通常収束時には入力周波
数（f0）よりもわずかに高い周波数（f1）を発生させる
ディジタル制御信号と、入力周波数よりもわずかに低い
周波数（f2）を発生させるディジタル制御信号とが、一
定の割合で交互にＤ・Ａ変換器４へ与えられるようにな
り、これに応じて電圧制御発振器５の平均出力周波数が
入力周波数に等しくなって位相同期が確立する。なお、
位相同期が確立した状態において、単位時間内に発生す
るディジタル制御信号の個数をｍとし、このうちで周波
数f1を発生させるディジタル制御信号の個数をｎとすれ
ば、次の式（１）が成立する。
この様に位相同期が確立した状態の途中で入力信号の
障害が発生すると、直ちに入力障害検出器６により検出
され、これを通知された演算器３は、ディジタル位相差
信号の入手、ディジタル制御信号の作成等の制御動作を
中止して自走状態になり、入力信号の回復を待つ。この
自走状態の期間中には、入力障害が発生する直前の、即
ち入力が正常である間に作成された最後のディジタル制
御信号が継続してＡ・Ｄ変換器４に与えられ、これに応
じて電圧制御発振器５は一定の周波数を出力し続ける。
障害が発生すると、直ちに入力障害検出器６により検出
され、これを通知された演算器３は、ディジタル位相差
信号の入手、ディジタル制御信号の作成等の制御動作を
中止して自走状態になり、入力信号の回復を待つ。この
自走状態の期間中には、入力障害が発生する直前の、即
ち入力が正常である間に作成された最後のディジタル制
御信号が継続してＡ・Ｄ変換器４に与えられ、これに応
じて電圧制御発振器５は一定の周波数を出力し続ける。
上述した従来のディジタル制御位相同期発振器の自走
周波数制御方式では、入力信号の障害発生期間中、障害
発生直前の、即ち入力信号が正常な間に発生した最後の
制御信号を保持し続ける。入力信号が正常な期間中に
は、入力周波数f0に近い周波数f1及びf2をそれぞれ発生
させる２つのディジタル制御信号を交互に作成して位相
同期を行なっていたのが、入力信号の障害発生後の自走
状態になると、２つのディジタル制御信号のうちのいず
れか一方だけを保持し続けるようになるので、出力周波
数と入力周波数とが厳密に一致しないという欠点があ
る。
周波数制御方式では、入力信号の障害発生期間中、障害
発生直前の、即ち入力信号が正常な間に発生した最後の
制御信号を保持し続ける。入力信号が正常な期間中に
は、入力周波数f0に近い周波数f1及びf2をそれぞれ発生
させる２つのディジタル制御信号を交互に作成して位相
同期を行なっていたのが、入力信号の障害発生後の自走
状態になると、２つのディジタル制御信号のうちのいず
れか一方だけを保持し続けるようになるので、出力周波
数と入力周波数とが厳密に一致しないという欠点があ
る。
この欠点を緩和するには、ディジタル制御信号の長さ
（ビット数）を増して周波数制御の分解能を高めれば良
いが、これには高い分解能を有するＤ・Ａ変換器等を必
要とし、高価格化するのみならず、製作が困難あるいは
不能になり、実用性は極めて低い。
（ビット数）を増して周波数制御の分解能を高めれば良
いが、これには高い分解能を有するＤ・Ａ変換器等を必
要とし、高価格化するのみならず、製作が困難あるいは
不能になり、実用性は極めて低い。
本発明の制御方式は、入力信号及び出力信号の位相差
を検出する検出手段と、前記入力信号の障害の有無を検
出する入力障害検出器と、前記入力信号の障害無しの場
合には前記位相差の検出結果に応答して前記出力信号の
周波数を制御するためのディジタル制御信号を作成し送
出するとともに該ディジタル制御信号を予め定めた個数
だけ一時記憶し、また前記入力信号の障害が発生した場
合には一時記憶した前記ディジタル制御信号を読出し平
均値を算出し、前記平均値の端数を切り上げた第１のデ
ィジタル制御信号と前記平均値の端数を切捨てた第２の
ディジタル制御信号を作成しこれらの信号の割合に応じ
て前記第１及び第２のディジタル制御信号を送出する演
算記憶手段と、該演算記憶手段が送出するディジタル制
御信号に応答して前記出力信号の周波数を可変制御する
電圧制御発振器とを、備えている。
を検出する検出手段と、前記入力信号の障害の有無を検
出する入力障害検出器と、前記入力信号の障害無しの場
合には前記位相差の検出結果に応答して前記出力信号の
周波数を制御するためのディジタル制御信号を作成し送
出するとともに該ディジタル制御信号を予め定めた個数
だけ一時記憶し、また前記入力信号の障害が発生した場
合には一時記憶した前記ディジタル制御信号を読出し平
均値を算出し、前記平均値の端数を切り上げた第１のデ
ィジタル制御信号と前記平均値の端数を切捨てた第２の
ディジタル制御信号を作成しこれらの信号の割合に応じ
て前記第１及び第２のディジタル制御信号を送出する演
算記憶手段と、該演算記憶手段が送出するディジタル制
御信号に応答して前記出力信号の周波数を可変制御する
電圧制御発振器とを、備えている。
次に本発明について図面を参照しながら説明する。
第１図は本発明の一実施例を示すブロック図である。
同図において参照番号1,2,4,5,6の各ブロックは、第３
図に示した従来方式の同一番号のブロックと同一の機能
を有する。演算器30は、入力信号が正常な間では、従来
の方式の演算器３と同じく、Ａ・Ｄ変換器２から与えら
れるディジタル位相差信号に例えば一定係数を乗ずるな
どの予め定めた演算処理を加えてディジタル制御信号を
発生し、これをＤ・Ａ変換器４へ送るとともに、記憶部
70に順次、予め定めた個数だけ一時記憶させる。入力信
号に障害が発生した場合には、演算器30は、Ａ・Ｄ変換
器２からのディジタル位相差信号から新たなディジタル
制御信号を発生する動作を停止し、記憶器70に一時記憶
されている予め定めた個数の過去のディジタル制御信号
を読み出して、これらの値の平均値を算出し、自走用の
ディジタル制御信号を発生する動作を行なう。
同図において参照番号1,2,4,5,6の各ブロックは、第３
図に示した従来方式の同一番号のブロックと同一の機能
を有する。演算器30は、入力信号が正常な間では、従来
の方式の演算器３と同じく、Ａ・Ｄ変換器２から与えら
れるディジタル位相差信号に例えば一定係数を乗ずるな
どの予め定めた演算処理を加えてディジタル制御信号を
発生し、これをＤ・Ａ変換器４へ送るとともに、記憶部
70に順次、予め定めた個数だけ一時記憶させる。入力信
号に障害が発生した場合には、演算器30は、Ａ・Ｄ変換
器２からのディジタル位相差信号から新たなディジタル
制御信号を発生する動作を停止し、記憶器70に一時記憶
されている予め定めた個数の過去のディジタル制御信号
を読み出して、これらの値の平均値を算出し、自走用の
ディジタル制御信号を発生する動作を行なう。
第２図は、本実施例の演算器30の動作手順を示すフロ
ーチャートである。演算器30は、まず入力障害検出器６
の出力信号により、入力信号に障害が発生したか否かを
判定する。この結果、入力信号に障害が発生していない
場合には、Ａ・Ｄ変換器２よりディジタル位相差信号を
読み込み、これに所定の演算処理を加えてディジタル制
御信号を作成し、記憶器70に記憶させるとともにＤ・Ａ
変換器４へ出力する動作をくり返す。ここで、記憶器70
に記憶させるディジタル制御信号の個数は、ディジタル
位相同期発振器の入出力特性、自走時に期待される周波
数精度、記憶器70の記憶容量等を考慮して決定してお
く。本実施例では、最新回のディジタル制御信号から16
回前までの過去のディジタル制御信号を一時記憶させて
いる。入力信号に障害が発生した場合には、これ以降の
ディジタル制御信号の作成動作を停止し、記憶器70に記
憶されている過去のディジタル制御信号を読み出して平
均値を演算し、自走時のディジタル制御信号を作成して
Ｄ・Ａ変換器４に出力するとともに、入力信号の障害が
回復するのを持つ。ここで、過去のディジタル制御信号
の平均値がディジタル制御信号の最小桁以下の端数を含
む場合には、この端数を切上げたディジタル制御信号と
端数を切捨てたディジタル制御信号とを、端数に応じた
割合で順次に出力する。
ーチャートである。演算器30は、まず入力障害検出器６
の出力信号により、入力信号に障害が発生したか否かを
判定する。この結果、入力信号に障害が発生していない
場合には、Ａ・Ｄ変換器２よりディジタル位相差信号を
読み込み、これに所定の演算処理を加えてディジタル制
御信号を作成し、記憶器70に記憶させるとともにＤ・Ａ
変換器４へ出力する動作をくり返す。ここで、記憶器70
に記憶させるディジタル制御信号の個数は、ディジタル
位相同期発振器の入出力特性、自走時に期待される周波
数精度、記憶器70の記憶容量等を考慮して決定してお
く。本実施例では、最新回のディジタル制御信号から16
回前までの過去のディジタル制御信号を一時記憶させて
いる。入力信号に障害が発生した場合には、これ以降の
ディジタル制御信号の作成動作を停止し、記憶器70に記
憶されている過去のディジタル制御信号を読み出して平
均値を演算し、自走時のディジタル制御信号を作成して
Ｄ・Ａ変換器４に出力するとともに、入力信号の障害が
回復するのを持つ。ここで、過去のディジタル制御信号
の平均値がディジタル制御信号の最小桁以下の端数を含
む場合には、この端数を切上げたディジタル制御信号と
端数を切捨てたディジタル制御信号とを、端数に応じた
割合で順次に出力する。
次に、この自走状態におけるディジタル制御信号の作
成及び送出方法を具体的な数値例について説明する。第
１表は、入力信号の障害発生の直前に作成した16個のデ
ィジタル制御信号が、記憶器70に記憶されている状態を
示しており、各ディジタル制御信号は４ビット長であ
る。
成及び送出方法を具体的な数値例について説明する。第
１表は、入力信号の障害発生の直前に作成した16個のデ
ィジタル制御信号が、記憶器70に記憶されている状態を
示しており、各ディジタル制御信号は４ビット長であ
る。
この16個のディジタル制御信号の平均値は“1010.010
1"（1010を10進数で“10"、1011を10進数で“11"とする
とき平均値は（10×11＋11×５）16＝10.3125であり、
これを２進数で表したものが“1010.0101"である。）で
あり、この値を単一ディジタル制御信号によって発生す
るためには少なくとも８ビット長以上の分解能を有する
Ｄ・Ａ変換器が必要となる。ここで、平均値の端数を切
上げたディジタル制御信号は“1011"であり、切捨てた
ディジタル制御信号は“1010"である。従って、上記の
端数（＝“0.0101"）に相当する制御量を二つディジタ
ル制御値で実現するためには、自走状態に於けるディジ
タル制御信号は、平均値を切上げたディジタル制御信号
“1011"を16回中５回、また平均値を切捨てたディジタ
ル制御信号“1010"を16回中11回の割合で巡回して出力
すれば、入力信号の障害発生直前のディジタル制御信号
と等価な自走制御ができ、従って入力障害発生後も、入
力障害発生直前と同じ平均出力周波数に制御し得る。
1"（1010を10進数で“10"、1011を10進数で“11"とする
とき平均値は（10×11＋11×５）16＝10.3125であり、
これを２進数で表したものが“1010.0101"である。）で
あり、この値を単一ディジタル制御信号によって発生す
るためには少なくとも８ビット長以上の分解能を有する
Ｄ・Ａ変換器が必要となる。ここで、平均値の端数を切
上げたディジタル制御信号は“1011"であり、切捨てた
ディジタル制御信号は“1010"である。従って、上記の
端数（＝“0.0101"）に相当する制御量を二つディジタ
ル制御値で実現するためには、自走状態に於けるディジ
タル制御信号は、平均値を切上げたディジタル制御信号
“1011"を16回中５回、また平均値を切捨てたディジタ
ル制御信号“1010"を16回中11回の割合で巡回して出力
すれば、入力信号の障害発生直前のディジタル制御信号
と等価な自走制御ができ、従って入力障害発生後も、入
力障害発生直前と同じ平均出力周波数に制御し得る。
なお、上述の端数を切上げたディジタル制御信号と切
捨てたディジタル制御信号とを極力等間隔となるよう、
端数に応じた比率で、分散して交互に出力すれば自走状
態における平均出力周波数のみならず、出力位相変動
も、小さくすることができる。
捨てたディジタル制御信号とを極力等間隔となるよう、
端数に応じた比率で、分散して交互に出力すれば自走状
態における平均出力周波数のみならず、出力位相変動
も、小さくすることができる。
以上説明した様に本発明によれば、入力信号に障害が
発生した後も、入力信号に障害が発生する直前と非常に
近いディジタル制御信号を発生することができ、自走時
の平均出力周波数を同期状態の平均出力周波数を同期状
態の平均出力周波数に極めて近づけることができる。更
に、自走時に複数種類のディジタル制御信号を平均値の
端数に応じた割合で出力することにより、高分解能をも
つディジタル回路を使用せずに高精度の出力周波数制御
が実現でき、高価で実現が困難な高分解能Ｄ・Ａ変換器
等を使用せずに済む。
発生した後も、入力信号に障害が発生する直前と非常に
近いディジタル制御信号を発生することができ、自走時
の平均出力周波数を同期状態の平均出力周波数を同期状
態の平均出力周波数に極めて近づけることができる。更
に、自走時に複数種類のディジタル制御信号を平均値の
端数に応じた割合で出力することにより、高分解能をも
つディジタル回路を使用せずに高精度の出力周波数制御
が実現でき、高価で実現が困難な高分解能Ｄ・Ａ変換器
等を使用せずに済む。
第１図は本発明の実施例を示すブロック図、第２図は本
発明の実施例の制御アルゴリズムを示すフローチャー
ト、第３図および第４図は従来のディジタル制御位相同
期発振器の自走周波数制御方式を説明するためのブロッ
ク図およびフローチャートである。 １……位相比較器、２……Ａ・Ｄ変換器、3,30……演算
器、４……Ｄ・Ａ変換器、５……電圧制御発振器、６…
…入力障害検出器、70……記憶器、100……入力端子、2
00……出力端子。
発明の実施例の制御アルゴリズムを示すフローチャー
ト、第３図および第４図は従来のディジタル制御位相同
期発振器の自走周波数制御方式を説明するためのブロッ
ク図およびフローチャートである。 １……位相比較器、２……Ａ・Ｄ変換器、3,30……演算
器、４……Ｄ・Ａ変換器、５……電圧制御発振器、６…
…入力障害検出器、70……記憶器、100……入力端子、2
00……出力端子。
Claims (1)
- 【請求項１】入力信号及び出力信号の位相差を検出する
検出手段と、前記入力信号の障害の有無を検出する入力
障害検出器と、前記入力信号の障害無しの場合には前記
位相差の検出結果に応答して前記出力信号の周波数を制
御するためのディジタル制御信号を作成し送出するとと
もに該ディジタル制御信号を予め定めた個数だけ一時記
憶し、また前記入力信号の障害が発生した場合には一時
記憶した前記ディジタル制御信号を読出し平均値を算出
し、前記平均値の端数を切り上げた第１のディジタル制
御信号と前記平均値の端数を切捨てた第２のディジタル
制御信号を作成しこれらの信号の割合に応じて前記第１
及び第２のディジタル制御信号を送出する演算記憶手段
と、該演算記憶手段が送出するディジタル制御信号に応
答して前記出力信号の周波数を可変制御する電圧制御発
振器とを、備えていることを特徴とするディジタル制御
位相同期発振器の自走周波数制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1133602A JP2723614B2 (ja) | 1989-05-26 | 1989-05-26 | ディジタル制御位相同期発振器の自走周波数制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1133602A JP2723614B2 (ja) | 1989-05-26 | 1989-05-26 | ディジタル制御位相同期発振器の自走周波数制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02312318A JPH02312318A (ja) | 1990-12-27 |
| JP2723614B2 true JP2723614B2 (ja) | 1998-03-09 |
Family
ID=15108640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1133602A Expired - Lifetime JP2723614B2 (ja) | 1989-05-26 | 1989-05-26 | ディジタル制御位相同期発振器の自走周波数制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723614B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098653A (ja) * | 1995-06-16 | 1997-01-10 | Sony Corp | 位相検出装置および方法 |
| JP4459911B2 (ja) | 2006-02-08 | 2010-04-28 | 富士通株式会社 | ホールドオーバ機能付きｄｐｌｌ回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57154946A (en) * | 1981-03-20 | 1982-09-24 | Hitachi Ltd | Synchronizing system of digital phase |
| JPS62230117A (ja) * | 1985-11-01 | 1987-10-08 | Nippon Telegr & Teleph Corp <Ntt> | Ｐｌｌ回路 |
-
1989
- 1989-05-26 JP JP1133602A patent/JP2723614B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02312318A (ja) | 1990-12-27 |
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