JP2715491B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JP2715491B2 JP63303107A JP30310788A JP2715491B2 JP 2715491 B2 JP2715491 B2 JP 2715491B2 JP 63303107 A JP63303107 A JP 63303107A JP 30310788 A JP30310788 A JP 30310788A JP 2715491 B2 JP2715491 B2 JP 2715491B2
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    • H01S5/00—Semiconductor lasers
    • H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
    • H01S5/042—Electrical excitation ; Circuits therefor
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60K—ARRANGEMENT OR MOUNTING OF PROPULSION UNITS OR OF TRANSMISSIONS IN VEHICLES; ARRANGEMENT OR MOUNTING OF PLURAL DIVERSE PRIME-MOVERS IN VEHICLES; AUXILIARY DRIVES FOR VEHICLES; INSTRUMENTATION OR DASHBOARDS FOR VEHICLES; ARRANGEMENTS IN CONNECTION WITH COOLING, AIR INTAKE, GAS EXHAUST OR FUEL SUPPLY OF PROPULSION UNITS IN VEHICLES
    • B60K23/00—Arrangement or mounting of control devices for vehicle transmissions, or parts thereof, not otherwise provided for
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に半導体レーザダ
イオード駆動用の半導体集積回路に関する。
〔従来の技術〕
従来、半導体レーザダイオード駆動用半導体集積回路
（以下、LDドライバと称す）の信号出力部には半導体レ
ーザダイオード（以下、LDと称す）の発振しきい値を与
えるための出力オフセット電流調整用として、第３図に
示すように、出力端子４と電源端子６との間に電界効果
型トランジスタ（以下、FETと称する）７を直列に接続
し、ゲート端子８からのゲート電圧を制御する方式をと
っていた。
即ち、第３図に示すように入力端子３からの入力信号
にしたがって出力端子４にLD2の変調用信号を出力するL
Dドライバの論理部１と、電源端子６と出力端子４との
間に直列に挿入されゲートがゲート端子８に接続される
出力オフセット電流調整用のFET7を有する出力オフセッ
ト電流調整回路11aとを含んで構成され、ゲート端子８
への電圧を調整することによりFET7を流れる出力端子４
に対する出力オフセット電流を調整していた。
〔発明が解決しようとする課題〕
上述した従来の半導体集積回路は、並列に接続したFE
Tのソース・ドレイン間耐圧の不足によりFETの破壊を招
き易いという欠点がある。即ち、従来のLDドライバの動
作電源電圧としては主に−5.2Vという値が選択されてお
り、第２図からも明らかなようにオフセット電流を遮断
した状態では出力オフセット電流調整用のFETのソース
・ドレイン両端に約5Vの電圧がかかる。
ここで、LDドライバを構成する論理部のFETは高速性
を重視するために、ソース・ドレイン間耐圧は通常約5V
となっているため、同一半導体集積回路内に構成される
電流オフセット電流調整用のFETの耐圧も同じく約5Vと
なっている。このため出力オフセット電流調整用のFET
を遮断させたとき耐圧一杯の電圧がかかるためにFETの
破壊を招き易くなる。
又、出力オフセット電流調整用のFETのみ耐圧を向上
させるためには、同一半導体集積回路内に２種の耐圧を
もつFETを構成しなくてはならず製造コストを上昇させ
るという欠点がある。
〔課題を解決するための手段〕
本発明は、入力信号にしたがって半導体レーザダイオ
ードの変調用信号を出力端子に出力する論理部と、電源
端子と前記出力端子との間に挿入され外部からの電圧に
より前記半導体レーザダイオードへのオフセット電流を
制御する第１の電界効果型トランジスタを有する出力オ
フセット電流調整回路とを備える半導体集積回路におい
て、前記出力オフセット電流調整回路は前記電源端子と
接地端子間に直列に接続される１対の電圧分割抵抗と、
ベースが前記電圧分割抵抗の接続接点に接続され前記第
１の電界効果トランジスタと前記出力端子の間に直列に
挿入される第２の電界効果型トランジスタとを有してい
る。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。
第１図に示すように、入力信号にしたがってLDの変調
用信号を出力端子４に出力するLDトライバの論理部１
と、カソード端子５を介して出力端子４に接続されアノ
ード側が接地端子に接続されるLD2と、電源端子６と接
地端子との間に直列に接続される１対の電圧分割抵抗10
a,10bと電源端子６と出力端子４との間に直列に接続さ
れるゲートがゲート端子８に接続される第１のFET7とゲ
ートが電圧分割抵抗10a,10bとの接続節点に接続される
第２のFET9とを備える出力オフセット電流調整回路11と
を含む。ここで、電源端子６には電圧5.2Vの電源が供給
されている。
第１図においてゲート端子８への印加電圧を調整する
ことにより、FET7に流れる出力端子４に対する出力オフ
セット電流を制御できる。
前述した第３図の従来の出力オフセット電流調整回路
ではFET7が非導通状態になったとき、FET7のソース・ド
レイン間には5.2Vの電源電圧がかかるが、FET7と出力端
子４との間にFET9が挿入され、FET9のゲートに電圧分割
抵抗10a,10bで分圧された電源電圧が印加されるため、F
ET7の非導通時のFET7のソース・ドレイン間電圧を電圧
分割抵抗10a,10bの設定により5.2Vより小さくすること
が可能である。
即ち、FET7,9のサイズに対応して電圧分割抵抗10a,10
bの抵抗値比を選択することにより、FET7遮断時のFET7,
9のソース・ドレイン間電圧を5.2Vより小さくすること
が可能である。一例を示すと、電圧分割抵抗10a,10bの
抵抗値比を1:1としFET7,9のゲート幅サイズ比を同じく
1:1とすると、FET7の非導通時のFET7,9のソースドレイ
ン間電圧はそれぞれ２〜3Vの間になるためFET7,9とも破
壊の危険にさらされることなく出力オフセット電流の調
整を行うことができる。
第２図は本発明の他の実施例である。第１図の一実施
例と同じものには同じ番号に付してある。１はLDドライ
バの論理部であり、入力信号に従ってLD変調用出力信号
を出力端子３に出力する。２はLDでありアノード側に接
地しカーソド側をLDドライバ出力端子に接続することで
出力端子３の電気的出力に応じて光信号を発する。６は
回路の電源であり、主として−5.2Vが選ばれる。７はオ
フセット用FETであり、ゲート端子８は電流調整用とし
てICの外部から電圧を調整することが可能である。すな
わちゲート端子８の電圧を変化させることによりFET7に
流れる出力端子４におけるオフセット電流を制御でき
る。FET9,FET19およびダイオード20の各素子を付加する
ことによりFET7のソース・ドレイン間電圧を5.2Vより小
さくすることが可能である。FET9のゲート電圧はソース
・ドレインを短絡されたFET19とダイオード20により決
定される電位が付加されており、FET19,ダイオード20の
サイズを適当に選ぶことによりFETがカットオフした時
のFET7,9のソース・ドレイン間電圧を5.2Vより小さくす
ることが可能となる。例えばFET7,9のゲート幅サイズ比
を1:1、FET19とダイオード20のサイズ比を電源６の半分
の値がFET9のゲート電位となるように選択することによ
りFET7のカットオフ時のFET7,9のソース・ドレイン間電
圧はそれぞれ２〜3Vの間になるために、FET7,9とも破壊
の危険にさらされることなくオフセット電流調整回路を
構成することが可能となる。またダイオード20は１段構
成でなく２段以上の多段構成としても本発明の趣旨を損
うものではない。
〔発明の効果〕
以上説明したように本発明は、出力オフセット電流調
整用のFETに直列に、抵抗分割によりゲート電位を固定
されたFETを付加することにより、出力電流オフセット
調整用のFETの破壊を防止できるという効果あがる。
【図面の簡単な説明】 第１図は本発明の一実施例の回路図、第２図は本発明の
他の実施例の回路図、第３図は従来の半導体集積回路の
一例の回路図である。 １……論理部、２……LD、３……入力端子、４……出力
端子、５……カソード端子、６……電源端子、7,9,19…
…FET、８……ゲート端子、10a,10b……電圧分割抵抗、
11,11a……出力オフセット電流調整回路、20……ダイオ
ード。

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】入力信号にしたがって半導体レーザダイオ
    ードの変調用信号を出力端子に出力する論理部と、電源
    端子と前記出力端子との間に挿入され外部からの電圧に
    より前記半導体レーザダイオードへのオフセット電流を
    制御する第１の電界効果トランジスタを有する出力オフ
    セット電流調整回路とを備える半導体集積回路におい
    て、前記出力オフセット電流調整回路は前記電源端子と
    接地端子間に直列に接続される１対の電圧分割素子と、
    ベースが前記電圧分割素子の接続接点に接続され前記第
    １の電界効果型トランジスタと前記出力端子の間に直列
    に挿入される第２の電界効果型トランジスタとを有する
    ことを特徴とする半導体集積回路。
  2. 【請求項２】前記１対の電圧分割素子はそれぞれ抵抗で
    ある請求項１記載の半導体集積回路。
  3. 【請求項３】前記電圧分割抵抗のうち一方の抵抗はソー
    ス電極とゲート電極が短絡された第３の電界効果トラン
    ジスタであり、他方はダイオードである請求項１記載の
    半導体集積回路。
JP63303107A 1988-03-03 1988-11-29 半導体集積回路 Expired - Lifetime JP2715491B2 (ja)

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