JP2707978B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＬＤＤ構造を有するＭＯＳトランジスタの製
造方法に関する。
関し、特にＬＤＤ構造を有するＭＯＳトランジスタの製
造方法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタを含んだ半導体装置
では、例えばＭＯＳトランジスタのゲート長を縮小する
こと等により微細化がなされている。ゲート長を短かく
することによりＭＯＳトランジスタの電流駆動能力は上
昇するが、ＭＯＳトランジスタのソース・ドレイン領域
が高濃度不純物拡散層のみから形成されていると、チャ
ネル領域側のドレイン端における電界強度の上昇により
ホットキャリアの発生が激化し、このホットキャリアが
ゲート絶縁膜中に注入されやするなる。その結果、しき
い値電圧の変動，電流駆動能力の低下等のトランジスタ
特性の劣化が生じる。このホットキャリアの発生を抑制
するのに、通常、ＬＤＤ構造が採用されている。
では、例えばＭＯＳトランジスタのゲート長を縮小する
こと等により微細化がなされている。ゲート長を短かく
することによりＭＯＳトランジスタの電流駆動能力は上
昇するが、ＭＯＳトランジスタのソース・ドレイン領域
が高濃度不純物拡散層のみから形成されていると、チャ
ネル領域側のドレイン端における電界強度の上昇により
ホットキャリアの発生が激化し、このホットキャリアが
ゲート絶縁膜中に注入されやするなる。その結果、しき
い値電圧の変動，電流駆動能力の低下等のトランジスタ
特性の劣化が生じる。このホットキャリアの発生を抑制
するのに、通常、ＬＤＤ構造が採用されている。
【０００３】デザイン・ルールがサブミクロン・ルール
になると、ＬＤＤ構造自体の微細な構造の検討が重要に
なってくる。通常のＬＤＤ構造では、ＬＤＤ構造をなす
ソース・ドレイン領域の低濃度拡散層と高濃度拡散層と
の境界はゲート電極直下にはなく、ゲート電極の側面に
形成された絶縁膜からなるスペーサの直下には少なくと
も低濃度拡散層の一部が存在する。この構造から、まず
電流駆動能力における問題点が生ずる。このスペーサ直
下の部分に存在する低濃度拡散層は、ドレイン領域とソ
ース領域との間の相互コンダクタンスを低下されること
になり、電流駆動能力を低下させることになる。また、
ＬＤＤ構造をなすソース・ドレイン領域の低濃度拡散層
と高濃度拡散層との境界の位置がスペーサ直下にある場
合、ゲート酸化膜へのホットキャリアの注入は低いがス
ペーサへはホットキャリアの注入が起り、トランジスタ
特性の劣化を充分に抑制することは困難になる。
になると、ＬＤＤ構造自体の微細な構造の検討が重要に
なってくる。通常のＬＤＤ構造では、ＬＤＤ構造をなす
ソース・ドレイン領域の低濃度拡散層と高濃度拡散層と
の境界はゲート電極直下にはなく、ゲート電極の側面に
形成された絶縁膜からなるスペーサの直下には少なくと
も低濃度拡散層の一部が存在する。この構造から、まず
電流駆動能力における問題点が生ずる。このスペーサ直
下の部分に存在する低濃度拡散層は、ドレイン領域とソ
ース領域との間の相互コンダクタンスを低下されること
になり、電流駆動能力を低下させることになる。また、
ＬＤＤ構造をなすソース・ドレイン領域の低濃度拡散層
と高濃度拡散層との境界の位置がスペーサ直下にある場
合、ゲート酸化膜へのホットキャリアの注入は低いがス
ペーサへはホットキャリアの注入が起り、トランジスタ
特性の劣化を充分に抑制することは困難になる。
【０００４】これらの問題点を解決するのにゲート・オ
ーバーラップＬＤＤ構造がある。このゲート・オーバー
ラップＬＤＤ構造の一例は、特開平１−３０７２６６号
公報に開示されているように、通常のＬＤＤ構造と異な
り、低濃度拡散層も低濃度拡散層と高濃度拡散層との境
界の位置もゲート電極の直下に設けられている。
ーバーラップＬＤＤ構造がある。このゲート・オーバー
ラップＬＤＤ構造の一例は、特開平１−３０７２６６号
公報に開示されているように、通常のＬＤＤ構造と異な
り、低濃度拡散層も低濃度拡散層と高濃度拡散層との境
界の位置もゲート電極の直下に設けられている。
【０００５】半導体装置の主要製造工程の断面図である
図６を参照すると、上記公開公報記載のゲート・オーバ
ーラップＬＤＤ構造を有するＭＯＳトランジスタの製造
方法の要旨は、以下のようになっている。
図６を参照すると、上記公開公報記載のゲート・オーバ
ーラップＬＤＤ構造を有するＭＯＳトランジスタの製造
方法の要旨は、以下のようになっている。
【０００６】まず、Ｐ型シリコン基板２０１表面の素子
分離領域にはフィールド酸化膜２０３が形成され、素子
形成領域にはゲート酸化膜２２２が形成される。ゲート
酸化膜２２２の形成前もしくは形成後に、しきい値制御
用のボロンのイオン注入が行なわれる。続いて、ゲート
電極２２３が形成される。このゲート電極２２３の幅
（ゲート長）はＬである。その後、フィールド酸化膜２
０３およびゲート電極２２３をマスクにして，Ｐ型シリ
コン基板２０１表面への垂線に対してθの角度で低濃度
のＮ型不純物のイオン注入が行なわれ、Ｎ型イオン注入
領域２２１ａが形成される〔図６（ａ）〕。
分離領域にはフィールド酸化膜２０３が形成され、素子
形成領域にはゲート酸化膜２２２が形成される。ゲート
酸化膜２２２の形成前もしくは形成後に、しきい値制御
用のボロンのイオン注入が行なわれる。続いて、ゲート
電極２２３が形成される。このゲート電極２２３の幅
（ゲート長）はＬである。その後、フィールド酸化膜２
０３およびゲート電極２２３をマスクにして，Ｐ型シリ
コン基板２０１表面への垂線に対してθの角度で低濃度
のＮ型不純物のイオン注入が行なわれ、Ｎ型イオン注入
領域２２１ａが形成される〔図６（ａ）〕。
【０００７】次に、全面に所要の膜厚の酸化シリコン膜
（図示せず）が形成される。この酸化シリコン膜が異方
性エッチングによりエッチバックされ、ゲート電極２２
３の側面にスペーサ２２４が形成される。フィールド酸
化膜２０３，ゲート電極２２３およびスペーサ２２４を
マスクにして，Ｐ型シリコン基板２０１表面に対して概
ね垂直に高濃度のＮ型不純物のイオン注入が行なわれ、
さらに熱処理が施される。これら一連の処理により、Ｎ
+ 型拡散層２２５が形成され、上記Ｎ型イオン注入領域
２２１ａはＮ- 型拡散層２２１ｂに変換され、これらＮ
- 型拡散層２２１ｂおよびＮ+ 型拡散層２２５からなる
ソース・ドレイン領域が形成される〔図６（ｂ）〕。
（図示せず）が形成される。この酸化シリコン膜が異方
性エッチングによりエッチバックされ、ゲート電極２２
３の側面にスペーサ２２４が形成される。フィールド酸
化膜２０３，ゲート電極２２３およびスペーサ２２４を
マスクにして，Ｐ型シリコン基板２０１表面に対して概
ね垂直に高濃度のＮ型不純物のイオン注入が行なわれ、
さらに熱処理が施される。これら一連の処理により、Ｎ
+ 型拡散層２２５が形成され、上記Ｎ型イオン注入領域
２２１ａはＮ- 型拡散層２２１ｂに変換され、これらＮ
- 型拡散層２２１ｂおよびＮ+ 型拡散層２２５からなる
ソース・ドレイン領域が形成される〔図６（ｂ）〕。
【０００８】
【発明が解決しようとする課題】上記公開公報記載のゲ
ート・オーバーラップＬＤＤ構造を有するＭＯＳトラン
ジスタは、Ｎ+ 型拡散層２２５およびＮ- 型拡散層２２
１ｂの境界がゲート電極２２３直下にあることなどか
ら、ドレイン領域とソース領域との間の相互コンダクタ
ンスの低下は確かに抑止される。しかしながら、Ｎ型イ
オン注入領域２２１ａの形状（図６（ａ）参照）から推
測されるように、ショート・チャネル効果が起りやすく
なるという危惧がある。これを検証するために、本発明
者は、このＭＯＳトランジスタを以下の条件で作成した
場合について、シミュレーションを試みた。
ート・オーバーラップＬＤＤ構造を有するＭＯＳトラン
ジスタは、Ｎ+ 型拡散層２２５およびＮ- 型拡散層２２
１ｂの境界がゲート電極２２３直下にあることなどか
ら、ドレイン領域とソース領域との間の相互コンダクタ
ンスの低下は確かに抑止される。しかしながら、Ｎ型イ
オン注入領域２２１ａの形状（図６（ａ）参照）から推
測されるように、ショート・チャネル効果が起りやすく
なるという危惧がある。これを検証するために、本発明
者は、このＭＯＳトランジスタを以下の条件で作成した
場合について、シミュレーションを試みた。
【０００９】Ｐ型シリコン基板２０１は（１００）の面
方位を有し、Ｐ型不純物として５．０×１０16ｃｍ-3の
ボロンを含む。ゲート酸化膜２２２は熱酸化により形成
され、１０ｎｍの膜厚である。しきい値制御用のボロン
のイオン注入はゲート酸化膜２２２の形成前に行なわ
れ、その条件は３０ｋｅＶ，４．０〜６．０×１０12ｃ
ｍ-2である。ゲート電極２２３はＮ+ 型の多結晶シリコ
ン膜からなり、Ｌ＝０．６μｍである。７０ｋｅＶ，
８．０×１０13ｃｍ-2，θ≒５０°の条件で砒素がイオ
ン注入され、上記Ｎ型イオン注入領域２２１ａが形成さ
れる。スペーサ２２４の幅は約１００ｎｍである。７０
ｋｅＶ，３．０×１０15ｃｍ-2の条件で砒素のイオン注
入の後、窒素雰囲気で９００℃，１０分の熱処理を行な
い、Ｎ+ 型拡散層２２５（およびＮ- 型拡散層２２１
ｂ）を形成する。
方位を有し、Ｐ型不純物として５．０×１０16ｃｍ-3の
ボロンを含む。ゲート酸化膜２２２は熱酸化により形成
され、１０ｎｍの膜厚である。しきい値制御用のボロン
のイオン注入はゲート酸化膜２２２の形成前に行なわ
れ、その条件は３０ｋｅＶ，４．０〜６．０×１０12ｃ
ｍ-2である。ゲート電極２２３はＮ+ 型の多結晶シリコ
ン膜からなり、Ｌ＝０．６μｍである。７０ｋｅＶ，
８．０×１０13ｃｍ-2，θ≒５０°の条件で砒素がイオ
ン注入され、上記Ｎ型イオン注入領域２２１ａが形成さ
れる。スペーサ２２４の幅は約１００ｎｍである。７０
ｋｅＶ，３．０×１０15ｃｍ-2の条件で砒素のイオン注
入の後、窒素雰囲気で９００℃，１０分の熱処理を行な
い、Ｎ+ 型拡散層２２５（およびＮ- 型拡散層２２１
ｂ）を形成する。
【００１０】このときのドレイン端近傍の砒素のプロフ
ァイルは、図７のようになる。ドレイン領域（およびソ
ース領域）のＮ+ 型拡散層２２５の側面および底面はＮ
- 型拡散層２２１ｂにより覆われており、このドレイン
領域のＸj （接合の深さ）≒０．１６μｍである。Ｎ-
型拡散層２２１ｂとゲート電極２２３とのオーバーラッ
プは約０．１６μｍであり、Ｎ+ 型拡散層２２５とゲー
ト電極２２３とのオーバーラップは約０．１μｍであ
る。このプロファイルから、２つの知見が得られる。ま
ず第１に、ゲート電極２２３直下におけるＮ- 型拡散層
２２１ｂの深さ方向での位置があまに変化していない。
すなわち、ソース領域側のＮ- 型拡散層２２１ｂとドレ
イン領域側のＮ- 型拡散層２２１ｂと間隔が深さ方向で
あまり変化しない。第２に、Ｎ- 型拡散層２２１ｂの端
部と、Ｎ+ 型拡散層２２５およびＮ- 型拡散層２２１ｂ
の境界の位置との間隔が狭い。すなわち、この間の不純
物濃度勾配が高い。
ァイルは、図７のようになる。ドレイン領域（およびソ
ース領域）のＮ+ 型拡散層２２５の側面および底面はＮ
- 型拡散層２２１ｂにより覆われており、このドレイン
領域のＸj （接合の深さ）≒０．１６μｍである。Ｎ-
型拡散層２２１ｂとゲート電極２２３とのオーバーラッ
プは約０．１６μｍであり、Ｎ+ 型拡散層２２５とゲー
ト電極２２３とのオーバーラップは約０．１μｍであ
る。このプロファイルから、２つの知見が得られる。ま
ず第１に、ゲート電極２２３直下におけるＮ- 型拡散層
２２１ｂの深さ方向での位置があまに変化していない。
すなわち、ソース領域側のＮ- 型拡散層２２１ｂとドレ
イン領域側のＮ- 型拡散層２２１ｂと間隔が深さ方向で
あまり変化しない。第２に、Ｎ- 型拡散層２２１ｂの端
部と、Ｎ+ 型拡散層２２５およびＮ- 型拡散層２２１ｂ
の境界の位置との間隔が狭い。すなわち、この間の不純
物濃度勾配が高い。
【００１１】ドレイン端近傍の砒素の上記プロファイル
の第１の特徴から、推測した事象が明かになる。ゲート
電極２２３に電圧が印加されて生じるチャネル領域の空
乏層に対して、ドレイン領域に電圧が印加されて生じる
空乏層が大きく影響し、例えばチャネル領域におけるゲ
ート酸化膜２２２から深い位置でパンチスルーが起りや
すなり、ショート・チャネル効果が増大する。さらに第
２の特徴から、ドレイン側の最も電界強度の高くなる位
置がゲート電極直下になり、ホットキャリアのゲート酸
化膜２２２への注入（従来の通常のＬＤＤ構造よりは改
善されているものの）の回避が充分とはいえなくなる。
の第１の特徴から、推測した事象が明かになる。ゲート
電極２２３に電圧が印加されて生じるチャネル領域の空
乏層に対して、ドレイン領域に電圧が印加されて生じる
空乏層が大きく影響し、例えばチャネル領域におけるゲ
ート酸化膜２２２から深い位置でパンチスルーが起りや
すなり、ショート・チャネル効果が増大する。さらに第
２の特徴から、ドレイン側の最も電界強度の高くなる位
置がゲート電極直下になり、ホットキャリアのゲート酸
化膜２２２への注入（従来の通常のＬＤＤ構造よりは改
善されているものの）の回避が充分とはいえなくなる。
【００１２】従って本発明の半導体装置の製造方法の目
的は、ゲート・オーバーラップＬＤＤ構造を有し，特に
折れ曲ったゲート電極を有するＭＯＳトランジスタにお
いて、ショート・チャネル効果を抑制し、ゲート絶縁膜
へのホットキャリアの注入を抑制することが容易になる
製造方法を提供することにある。
的は、ゲート・オーバーラップＬＤＤ構造を有し，特に
折れ曲ったゲート電極を有するＭＯＳトランジスタにお
いて、ショート・チャネル効果を抑制し、ゲート絶縁膜
へのホットキャリアの注入を抑制することが容易になる
製造方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、一導電型のシリコン基板の表面の素子分離領
域および素子形成領域にフィールド酸化膜およびパッド
酸化膜を形成し、このフィールド酸化膜およびこのパッ
ド酸化膜の表面を覆う第１の所定膜厚の窒化シリコン膜
をこのシリコン基板の表面に形成する工程と、第１のフ
ォトレジスト膜からなる第１のフォトレジスト膜パター
ンをマスクにした窒化シリコン膜に対する選択的な異方
性エッチングにより、上記パッド酸化膜を介して上記素
子形成領域上を横断し，所定幅を有して第１の方向と第
２の方向とに折れ曲った所望の長さを有する溝を上記窒
化シリコン膜に形成する工程と、全面に所要の膜厚の第
２のフォトレジスト膜を形成し、少なくとも上記第１の
方向を有する部分の上記溝に対して開口部を有する第２
のフォトレジスト膜パターンを形成し、上記第１の所定
膜厚より薄い第２の所定膜厚になるまでこの第２のフォ
トレジスト膜パターンを異方性エッチングにより選択的
にエッチバックする工程と、上記第１の方向に直交し，
第１の方向を有する部分の上記溝の側壁に対して所定の
角度をなす方向から低濃度の逆導電型不純物をこのシリ
コン基板の表面にイオン注入し、上記第２のフォトレジ
スト膜パターンを除去する工程と、全面に所要の膜厚の
第３のフォトレジスト膜を形成し、少なくとも上記第２
の方向を有する部分の上記溝に対して開口部を有する第
３のフォトレジスト膜パターンを形成し、上記第１の所
定膜厚より薄い第２の所定膜厚になるまでこの第３のフ
ォトレジスト膜パターンを異方性エッチングにより選択
的にエッチバックする工程と、上記第２の方向に直交
し，第２の方向を有する部分の上記溝の側壁に対して上
記所定の角度をなす方向から低濃度の逆導電型不純物を
このシリコン基板の表面にイオン注入し、上記第３のフ
ォトレジスト膜パターンを除去する工程と、上記溝の底
面の上記パッド酸化膜を除去し、熱酸化によりゲート酸
化膜を形成する工程と、上記溝を埋設する姿態を有する
ゲート電極を形成する工程と、上記窒化シリコン膜を選
択的に除去し、全面に絶縁膜を形成し、この絶縁膜をエ
ッチバックして上記ゲート電極の側面にこの絶縁膜から
なるスペーサを形成する工程と、上記フィールド酸化
膜，スペーサおよびゲート電極をマスクにして、高濃度
の逆導電型不純物を上記素子形成領域にイオン注入する
工程とを有することを特徴とする。
造方法は、一導電型のシリコン基板の表面の素子分離領
域および素子形成領域にフィールド酸化膜およびパッド
酸化膜を形成し、このフィールド酸化膜およびこのパッ
ド酸化膜の表面を覆う第１の所定膜厚の窒化シリコン膜
をこのシリコン基板の表面に形成する工程と、第１のフ
ォトレジスト膜からなる第１のフォトレジスト膜パター
ンをマスクにした窒化シリコン膜に対する選択的な異方
性エッチングにより、上記パッド酸化膜を介して上記素
子形成領域上を横断し，所定幅を有して第１の方向と第
２の方向とに折れ曲った所望の長さを有する溝を上記窒
化シリコン膜に形成する工程と、全面に所要の膜厚の第
２のフォトレジスト膜を形成し、少なくとも上記第１の
方向を有する部分の上記溝に対して開口部を有する第２
のフォトレジスト膜パターンを形成し、上記第１の所定
膜厚より薄い第２の所定膜厚になるまでこの第２のフォ
トレジスト膜パターンを異方性エッチングにより選択的
にエッチバックする工程と、上記第１の方向に直交し，
第１の方向を有する部分の上記溝の側壁に対して所定の
角度をなす方向から低濃度の逆導電型不純物をこのシリ
コン基板の表面にイオン注入し、上記第２のフォトレジ
スト膜パターンを除去する工程と、全面に所要の膜厚の
第３のフォトレジスト膜を形成し、少なくとも上記第２
の方向を有する部分の上記溝に対して開口部を有する第
３のフォトレジスト膜パターンを形成し、上記第１の所
定膜厚より薄い第２の所定膜厚になるまでこの第３のフ
ォトレジスト膜パターンを異方性エッチングにより選択
的にエッチバックする工程と、上記第２の方向に直交
し，第２の方向を有する部分の上記溝の側壁に対して上
記所定の角度をなす方向から低濃度の逆導電型不純物を
このシリコン基板の表面にイオン注入し、上記第３のフ
ォトレジスト膜パターンを除去する工程と、上記溝の底
面の上記パッド酸化膜を除去し、熱酸化によりゲート酸
化膜を形成する工程と、上記溝を埋設する姿態を有する
ゲート電極を形成する工程と、上記窒化シリコン膜を選
択的に除去し、全面に絶縁膜を形成し、この絶縁膜をエ
ッチバックして上記ゲート電極の側面にこの絶縁膜から
なるスペーサを形成する工程と、上記フィールド酸化
膜，スペーサおよびゲート電極をマスクにして、高濃度
の逆導電型不純物を上記素子形成領域にイオン注入する
工程とを有することを特徴とする。
【００１４】好ましくは、上記第２および第３のフォト
レジスト膜パターンに対するエッチバックが、上記シリ
コン基板にＲＦバイアスを印加し，少なくとも酸素ガス
を含んだガスをエッチングガスに用いるマイクロ波励起
によるプラズマエッチングである。
レジスト膜パターンに対するエッチバックが、上記シリ
コン基板にＲＦバイアスを印加し，少なくとも酸素ガス
を含んだガスをエッチングガスに用いるマイクロ波励起
によるプラズマエッチングである。
【００１５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１６】半導体装置の製造工程の平面図である図
１，図２および図３と、図１，図２あるいは図３のＸＸ
線での断面図である図４と、Ｎ型イオン注入領域を形成
するための条件を説明するための断面模式図である図５
とを併せてを参照すると、本発明の一実施例は、９０°
に折れ曲ったゲート電極を有するＭＯＳトランジスタと
製造方法であり、以下のようになっている。
１，図２および図３と、図１，図２あるいは図３のＸＸ
線での断面図である図４と、Ｎ型イオン注入領域を形成
するための条件を説明するための断面模式図である図５
とを併せてを参照すると、本発明の一実施例は、９０°
に折れ曲ったゲート電極を有するＭＯＳトランジスタと
製造方法であり、以下のようになっている。
【００１７】まず、（１００）の面方位を有し，Ｐ型不
純物として５．０×１０16ｃｍ-3のボロンを含むＰ型シ
リコン基板１０１表面の素子形成領域および素子分離領
域に、膜厚１０ｎｍ程度のパッド酸化膜１０２およびフ
ィールド酸化膜１０３が形成される。次に、第１の所定
膜厚Ｈ0 （例えば０．４２μｍ）の窒化シリコン膜１０
４が全面に形成される。次に、第１のフォトレジスト膜
パターン（図示せず）をマスクにした異方性エッチング
により、窒化シリコン膜１０４が選択的にエッチングさ
れ、溝１０５が形成される。この溝１０５は、第１の方
向に平行な溝側壁１５５ａａ，１５５ｂａと、第２の方
向に平行な溝側壁１５５ａｂ，１５５ｂｂとを有する。
第２の方向は第１の方向に直交している。溝側壁１５５
ａａと溝側壁１５５ａｂとは直接に直交し、溝側壁１５
５ｂａと溝側壁１５５ｂｂとは直接に直交している。第
１の方向の部分の溝１０５の幅（溝側壁１５５ａａと溝
側壁１５５ｂａとの間隔）と第２の方向の部分の溝１０
５の幅（溝側壁１５５ｂａと溝側壁１５５ｂｂとの間
隔）とは、共に所定幅Ｌ0 （例えば０．６μｍ）である
〔図１（ａ），図４（ａ）〕。
純物として５．０×１０16ｃｍ-3のボロンを含むＰ型シ
リコン基板１０１表面の素子形成領域および素子分離領
域に、膜厚１０ｎｍ程度のパッド酸化膜１０２およびフ
ィールド酸化膜１０３が形成される。次に、第１の所定
膜厚Ｈ0 （例えば０．４２μｍ）の窒化シリコン膜１０
４が全面に形成される。次に、第１のフォトレジスト膜
パターン（図示せず）をマスクにした異方性エッチング
により、窒化シリコン膜１０４が選択的にエッチングさ
れ、溝１０５が形成される。この溝１０５は、第１の方
向に平行な溝側壁１５５ａａ，１５５ｂａと、第２の方
向に平行な溝側壁１５５ａｂ，１５５ｂｂとを有する。
第２の方向は第１の方向に直交している。溝側壁１５５
ａａと溝側壁１５５ａｂとは直接に直交し、溝側壁１５
５ｂａと溝側壁１５５ｂｂとは直接に直交している。第
１の方向の部分の溝１０５の幅（溝側壁１５５ａａと溝
側壁１５５ｂａとの間隔）と第２の方向の部分の溝１０
５の幅（溝側壁１５５ｂａと溝側壁１５５ｂｂとの間
隔）とは、共に所定幅Ｌ0 （例えば０．６μｍ）である
〔図１（ａ），図４（ａ）〕。
【００１８】上記第１のフォトレジスト膜パターンが除
去された後、全面に第２のフォトレジスト膜（図示せ
ず）が形成される。この第２のフォトレジスト膜は、溝
１０５を完全に埋設することが必要であり，上面が平坦
であることが必要である。この第２のフォトレジスト膜
がパターニングされ、第２のフォトレジスト膜パターン
１３１が形成される。この第２のフォトレジスト膜パタ
ーン１３１は、溝１０５の第２の方向のみの部分を覆
い，第１の方向のみの部分には形成されていない。溝１
０５の第１の方向と第２の方向とが交差する部分では、
溝側壁１５５ａａ並びに溝側壁１５５ａｂの交点および
溝側壁１５５ｂａ並びに溝側壁１５５ｂｂの交点を結ぶ
線分の第２の方向側で，かつ溝側壁１５５ｂａから溝側
壁１５５ａａ側に幅ΔＬ1 （この理由は次工程の説明の
中で述べる）の部分に、第２のフォトレジスト膜パター
ン１３１が形成されている〔図１（ｂ），図４
（ｂ）〕。
去された後、全面に第２のフォトレジスト膜（図示せ
ず）が形成される。この第２のフォトレジスト膜は、溝
１０５を完全に埋設することが必要であり，上面が平坦
であることが必要である。この第２のフォトレジスト膜
がパターニングされ、第２のフォトレジスト膜パターン
１３１が形成される。この第２のフォトレジスト膜パタ
ーン１３１は、溝１０５の第２の方向のみの部分を覆
い，第１の方向のみの部分には形成されていない。溝１
０５の第１の方向と第２の方向とが交差する部分では、
溝側壁１５５ａａ並びに溝側壁１５５ａｂの交点および
溝側壁１５５ｂａ並びに溝側壁１５５ｂｂの交点を結ぶ
線分の第２の方向側で，かつ溝側壁１５５ｂａから溝側
壁１５５ａａ側に幅ΔＬ1 （この理由は次工程の説明の
中で述べる）の部分に、第２のフォトレジスト膜パター
ン１３１が形成されている〔図１（ｂ），図４
（ｂ）〕。
【００１９】次に、上記フォトレジスト膜パターン１３
１をＯ2 プラズマによる異方性エッチングによりΔＨ0
の厚さだけエッチバックし、第２の所定膜厚（Ｈ0 −Δ
Ｈ0）を有するフォトレジスト膜パターン１３１ａに変
換する。この異方性エッチングは、Ｏ2 ガスをマイクロ
波励起したプラスマエッチングであり、このままである
と等方性エッチングになるため、Ｐ型シリコン基板１０
１にＲＦバイアスを印加している。なお、エッチングガ
スに数％のＮ2 ガスを添加するならば、フォトレジスト
膜パターンの側面が反応生成物の被膜により保護される
ため、さらに異方性に優れたエッチバックになる。この
フォトレジスト膜パターン１３１ａと窒化シリコン膜１
０４とをマスクにして、溝側壁１５５ａａ，１５５ｂａ
に対してそれぞれθ（例えば５０°）の角度から、７０
ｋｅＶ，８．０×１０13ｃｍ-2の砒素がイオン注入され
る。これにより、溝側壁１５５ａａ並びに溝側壁１５５
ａｂの交点の近傍および溝側壁１５５ｂａ並びに溝側壁
１５５ｂｂの交点の近傍を含めて、溝側壁１５５ａａ，
１５５ｂａ直下近傍のＰ型シリコン基板１０１表面に
は、Ｎ型イオン注入領域１２１ａが形成される。このと
き、溝側壁１５５ａａ，１５５ｂａ端部からそれぞれΔ
Ｌ1 （≒０．１μｍ）の幅の領域では、窒化シリコン膜
１０４あるいはフォトレジスト膜パターン１３１ａにマ
スクされずに直接にイオン注入される。ここで、Ｈ0 ，
ΔＨ0 ，Ｌ0 ，ΔＬ0 ，ΔＬ1 およびθとの間には、ｔ
ａｎθ＝ΔＬ1 ／ΔＨ0 ＝（Ｌ0 −（ΔＬ0 ＋Δ
Ｌ1 ））／（Ｈ0 −ΔＨ0 ）という関係がある〔図２
（ａ），図４（ｃ），図５〕。
１をＯ2 プラズマによる異方性エッチングによりΔＨ0
の厚さだけエッチバックし、第２の所定膜厚（Ｈ0 −Δ
Ｈ0）を有するフォトレジスト膜パターン１３１ａに変
換する。この異方性エッチングは、Ｏ2 ガスをマイクロ
波励起したプラスマエッチングであり、このままである
と等方性エッチングになるため、Ｐ型シリコン基板１０
１にＲＦバイアスを印加している。なお、エッチングガ
スに数％のＮ2 ガスを添加するならば、フォトレジスト
膜パターンの側面が反応生成物の被膜により保護される
ため、さらに異方性に優れたエッチバックになる。この
フォトレジスト膜パターン１３１ａと窒化シリコン膜１
０４とをマスクにして、溝側壁１５５ａａ，１５５ｂａ
に対してそれぞれθ（例えば５０°）の角度から、７０
ｋｅＶ，８．０×１０13ｃｍ-2の砒素がイオン注入され
る。これにより、溝側壁１５５ａａ並びに溝側壁１５５
ａｂの交点の近傍および溝側壁１５５ｂａ並びに溝側壁
１５５ｂｂの交点の近傍を含めて、溝側壁１５５ａａ，
１５５ｂａ直下近傍のＰ型シリコン基板１０１表面に
は、Ｎ型イオン注入領域１２１ａが形成される。このと
き、溝側壁１５５ａａ，１５５ｂａ端部からそれぞれΔ
Ｌ1 （≒０．１μｍ）の幅の領域では、窒化シリコン膜
１０４あるいはフォトレジスト膜パターン１３１ａにマ
スクされずに直接にイオン注入される。ここで、Ｈ0 ，
ΔＨ0 ，Ｌ0 ，ΔＬ0 ，ΔＬ1 およびθとの間には、ｔ
ａｎθ＝ΔＬ1 ／ΔＨ0 ＝（Ｌ0 −（ΔＬ0 ＋Δ
Ｌ1 ））／（Ｈ0 −ΔＨ0 ）という関係がある〔図２
（ａ），図４（ｃ），図５〕。
【００２０】上記フォトレジスト膜パターン１３１ａを
除去した後、フォトレジスト膜パターン１３１ａと同様
の方法により、溝１０５の主として第１の方向の部分を
第２の所定膜厚（Ｈ0 −ΔＨ0 ）で埋め込むフォトレジ
スト膜パターン１３２ｂを形成する。続いて、このフォ
トレジスト膜パターン１３２ｂをマスクにして、溝側壁
１５５ａｂ，１５５ｂｂに対してそれぞれ上記θ（≒５
０°）の角度から、７０ｋｅＶ，８．０×１０13ｃｍ-2
の砒素がイオン注入される。これにより、溝側壁１５５
ａａ並びに溝側壁１５５ａｂの交点の近傍および溝側壁
１５５ｂａ並びに溝側壁１５５ｂｂの交点の近傍を含め
て、溝側壁１５５ａｂ，１５５ｂｂ直下近傍のＰ型シリ
コン基板１０１表面には、Ｎ型イオン注入領域１２１ｂ
が形成される〔図２（ｂ），図４（ｄ）〕。
除去した後、フォトレジスト膜パターン１３１ａと同様
の方法により、溝１０５の主として第１の方向の部分を
第２の所定膜厚（Ｈ0 −ΔＨ0 ）で埋め込むフォトレジ
スト膜パターン１３２ｂを形成する。続いて、このフォ
トレジスト膜パターン１３２ｂをマスクにして、溝側壁
１５５ａｂ，１５５ｂｂに対してそれぞれ上記θ（≒５
０°）の角度から、７０ｋｅＶ，８．０×１０13ｃｍ-2
の砒素がイオン注入される。これにより、溝側壁１５５
ａａ並びに溝側壁１５５ａｂの交点の近傍および溝側壁
１５５ｂａ並びに溝側壁１５５ｂｂの交点の近傍を含め
て、溝側壁１５５ａｂ，１５５ｂｂ直下近傍のＰ型シリ
コン基板１０１表面には、Ｎ型イオン注入領域１２１ｂ
が形成される〔図２（ｂ），図４（ｄ）〕。
【００２１】上記フォトレジスト膜パターン１３２ｂを
除去した後、溝１０５底面のパッド酸化膜１０２がエッ
チング除去され、熱酸化により膜厚１０ｎｍ程度のゲー
ト酸化膜１２２が形成され、溝１０５を埋設する姿態を
有したゲート電極１２３が形成され、例えば熱燐酸によ
り窒化シリコン膜１０４が除去される。その後、全面に
膜厚０．１μｍ程度の酸化シリコン膜（図に明示せず）
が全面に形成され、この酸化シリコン膜がエッチバック
され、ゲート電極１２３の側面にこの酸化シリコン膜か
らなる幅０．１μｍ程度のスペーサ１２４が形成され
る。さらに、７０ｋｅＶ，３．０×１０15ｃｍ-2の条件
で砒素のイオン注入が行なわれ、窒素雰囲気で９００
℃，１０分の熱処理が行なわれる。これら一連の処理に
より、Ｎ+ 型拡散層１２５，Ｎ- 型拡散層１２１ｃが形
成される〔図３，図４（ｅ）〕。
除去した後、溝１０５底面のパッド酸化膜１０２がエッ
チング除去され、熱酸化により膜厚１０ｎｍ程度のゲー
ト酸化膜１２２が形成され、溝１０５を埋設する姿態を
有したゲート電極１２３が形成され、例えば熱燐酸によ
り窒化シリコン膜１０４が除去される。その後、全面に
膜厚０．１μｍ程度の酸化シリコン膜（図に明示せず）
が全面に形成され、この酸化シリコン膜がエッチバック
され、ゲート電極１２３の側面にこの酸化シリコン膜か
らなる幅０．１μｍ程度のスペーサ１２４が形成され
る。さらに、７０ｋｅＶ，３．０×１０15ｃｍ-2の条件
で砒素のイオン注入が行なわれ、窒素雰囲気で９００
℃，１０分の熱処理が行なわれる。これら一連の処理に
より、Ｎ+ 型拡散層１２５，Ｎ- 型拡散層１２１ｃが形
成される〔図３，図４（ｅ）〕。
【００２２】上記一実施例では、ゲート電極１２３とＮ
- 型拡散層１２１ｃとのオーバーラップはゲート酸化膜
１２２とＰ型シリコン基板１０１との界面で最大とな
り、そ の値は約０．１８μｍ（約ΔＬ 0 の２倍）であ
る。ソース領域側のＮ - 型拡散層１２１ｃとドレイン領
域側のＮ - 型拡散層１２１ｃとの（チャネル領域での）
間隔は、上記特開平１−３０７２６６号公報記載のゲー
ト・オーバーラップＬＤＤ構造のＭＯＳトランジスタと
異なり、上記界面から深くなるに従って広くなる。上記
界面におけるゲート電極１２３とＮ + 型拡散層１２５と
のオーバーラップは約０．０４μｍである。このゲート
電極１２３とＮ + 型拡散層１２５とのオーバーラップの
最大値は、この界面から約０．０４μｍの深さのとこに
あり、約０．０６μｍである。ゲート電極１２３近傍に
おけるドレイン領域（Ｎ - 型拡散層１２１ｃ並びにＮ +
型拡散層１２５から構成されている）のＸ j は約０．１
６μｍであるが、ゲート電極１２３から充分離れた位置
でのこのドレイン領域（Ｎ + 型拡散層１２５のみから構
成されている）のＸ j は約０．１４μｍである。イオン
注入条件等により数値的には異なるが、一連のシミュレ
ーションから、上記の傾向を有するには、θは４０°〜
６０°の範囲であればよい。ΔＬ 0 の上限は、Ｌ 0 の値
と目的とするチャネル長とから決まる。ΔＬ 0 の下限
は、Ｎ型イオン注入領域１２１ａ，１２１ｂ形成のイオ
ン注入条件（θも含む），Ｎ + 型拡散層１２５等の形成
のイオン注入条件および熱処理条件，スペーサ１２１の
膜厚等から決まるが、上述の場合には正の値であること
が好ましい。本実施例の溝は直交する２つ方向を有して
いるが、これら２つの方向に４５°で交差する４つの方
向を持ったゲート電極を有するＭＯＳトランジスタに対
しても、本実施例の適用が可能である。このとき、Ｎ型
イオン注入領域の形成は（本実施例では２回であった
が）４回に分けて行なえばよい。また、本一実施例は、
Ｐチャネル型ＭＯＳトランジスタ，ＣＭＯＳトランジス
タ等の作成に適用できる。
- 型拡散層１２１ｃとのオーバーラップはゲート酸化膜
１２２とＰ型シリコン基板１０１との界面で最大とな
り、そ の値は約０．１８μｍ（約ΔＬ 0 の２倍）であ
る。ソース領域側のＮ - 型拡散層１２１ｃとドレイン領
域側のＮ - 型拡散層１２１ｃとの（チャネル領域での）
間隔は、上記特開平１−３０７２６６号公報記載のゲー
ト・オーバーラップＬＤＤ構造のＭＯＳトランジスタと
異なり、上記界面から深くなるに従って広くなる。上記
界面におけるゲート電極１２３とＮ + 型拡散層１２５と
のオーバーラップは約０．０４μｍである。このゲート
電極１２３とＮ + 型拡散層１２５とのオーバーラップの
最大値は、この界面から約０．０４μｍの深さのとこに
あり、約０．０６μｍである。ゲート電極１２３近傍に
おけるドレイン領域（Ｎ - 型拡散層１２１ｃ並びにＮ +
型拡散層１２５から構成されている）のＸ j は約０．１
６μｍであるが、ゲート電極１２３から充分離れた位置
でのこのドレイン領域（Ｎ + 型拡散層１２５のみから構
成されている）のＸ j は約０．１４μｍである。イオン
注入条件等により数値的には異なるが、一連のシミュレ
ーションから、上記の傾向を有するには、θは４０°〜
６０°の範囲であればよい。ΔＬ 0 の上限は、Ｌ 0 の値
と目的とするチャネル長とから決まる。ΔＬ 0 の下限
は、Ｎ型イオン注入領域１２１ａ，１２１ｂ形成のイオ
ン注入条件（θも含む），Ｎ + 型拡散層１２５等の形成
のイオン注入条件および熱処理条件，スペーサ１２１の
膜厚等から決まるが、上述の場合には正の値であること
が好ましい。本実施例の溝は直交する２つ方向を有して
いるが、これら２つの方向に４５°で交差する４つの方
向を持ったゲート電極を有するＭＯＳトランジスタに対
しても、本実施例の適用が可能である。このとき、Ｎ型
イオン注入領域の形成は（本実施例では２回であった
が）４回に分けて行なえばよい。また、本一実施例は、
Ｐチャネル型ＭＯＳトランジスタ，ＣＭＯＳトランジス
タ等の作成に適用できる。
【００２３】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法では、一導電型半導体基板の表面上に折れ曲
ったゲート電極の形成に先だって、全面に第１の所定膜
厚の窒化シリコン膜を形成し、この窒化シリコン膜にお
けるゲート電極形成領域に所定幅を有して第１の方向と
第２の方向とに折れ曲った所望の幅さを有する溝を設
け、少なくとも第１の方向を有する部分の溝に対して開
口部を有するフォトレジス ト膜パターンを形成し、第１
の所定膜厚より薄い第２の所定膜厚になるまでこの第２
のフォトレジスト膜パターンを異方性エッチングにより
選択的にエッチバックして、第１の方向に直交し，第１
の方向を有する部分の溝の側壁に対して所定の角度をな
す方向から低濃度の逆導電型不純物をこのシリコン基板
の表面にイオン注入して逆導電型低濃度拡散層を形成す
るためのイオン注入を行ない、第２の方向に対しても同
様の操作を行なっている。このため、ゲート電極の直下
において、ソース側の逆導電型低濃度拡散層とドレイン
側の逆導電型低濃度拡散層との間隔は、一導電型シリコ
ン基板とゲート絶縁膜との界面で最小となり、深くなる
ほど広くなる。
の製造方法では、一導電型半導体基板の表面上に折れ曲
ったゲート電極の形成に先だって、全面に第１の所定膜
厚の窒化シリコン膜を形成し、この窒化シリコン膜にお
けるゲート電極形成領域に所定幅を有して第１の方向と
第２の方向とに折れ曲った所望の幅さを有する溝を設
け、少なくとも第１の方向を有する部分の溝に対して開
口部を有するフォトレジス ト膜パターンを形成し、第１
の所定膜厚より薄い第２の所定膜厚になるまでこの第２
のフォトレジスト膜パターンを異方性エッチングにより
選択的にエッチバックして、第１の方向に直交し，第１
の方向を有する部分の溝の側壁に対して所定の角度をな
す方向から低濃度の逆導電型不純物をこのシリコン基板
の表面にイオン注入して逆導電型低濃度拡散層を形成す
るためのイオン注入を行ない、第２の方向に対しても同
様の操作を行なっている。このため、ゲート電極の直下
において、ソース側の逆導電型低濃度拡散層とドレイン
側の逆導電型低濃度拡散層との間隔は、一導電型シリコ
ン基板とゲート絶縁膜との界面で最小となり、深くなる
ほど広くなる。
【００２４】この結果、ドレイン領域とソース領域との
間の相互コンダクタンスの低下は回避される。また、ゲ
ート電極に電圧が印加されて生じるチャネル領域の空乏
層に対して、ドレイン領域に電圧が印加されて生じる空
乏層の影響は小さくなり、ショート・チャネル効果の抑
制が容易になる。さらに、ドレイン側の最も電界強度の
高くなる位置がゲート電極直下から充分に離れた位置で
あるため、ホットキャリアのゲート絶縁膜への注入の回
避が容易になる。
間の相互コンダクタンスの低下は回避される。また、ゲ
ート電極に電圧が印加されて生じるチャネル領域の空乏
層に対して、ドレイン領域に電圧が印加されて生じる空
乏層の影響は小さくなり、ショート・チャネル効果の抑
制が容易になる。さらに、ドレイン側の最も電界強度の
高くなる位置がゲート電極直下から充分に離れた位置で
あるため、ホットキャリアのゲート絶縁膜への注入の回
避が容易になる。
【図１】本発明の一実施例の製造工程の平面図である。
【図２】上記一実施例の製造工程の平面図である。
【図３】上記一実施例の製造工程の平面図である。
【図４】上記一実施例の製造工程の断面図である。
【図５】上記一実施例の条件設定を説明するための断面
模式図である。
模式図である。
【図６】従来のゲート・オーバーラップＬＤＤ構造のＭ
ＯＳトランジスタの製造工程の断面図である。
ＯＳトランジスタの製造工程の断面図である。
【図７】上記従来のゲート・オーバーラップＬＤＤ構造
のＭＯＳトランジスタの問題点を説明するための図であ
り、このトランジスタのドレイン端近傍の砒素の濃度分
布を示す図である。
のＭＯＳトランジスタの問題点を説明するための図であ
り、このトランジスタのドレイン端近傍の砒素の濃度分
布を示す図である。
１０１，２０１ Ｐ型シリコン基板 １０２ パッド酸化膜 １０３，２０３ フィールド酸化膜 １０４ 窒化シリコン膜 １０５ 溝１２１ａ，１２１ｂ ，２２１ａ Ｎ型イオン注入領域１２１ｃ ，２２１ｂ Ｎ- 型拡散層１２２ ，２２２ ゲート酸化膜１２３ ，２２３ ゲート電極１２４ ，２２４ スペーサ１２５ ，２２５ Ｎ+ 型拡散層 １３１，１３１ａ，１３２ｂ フォトレジスト膜パタ
ーン １５５ａａ，１５５ａｂ，１５５ｂａ，１５５ｂｂ
溝側壁
ーン １５５ａａ，１５５ａｂ，１５５ｂａ，１５５ｂｂ
溝側壁
Claims (2)
- 【請求項１】 一導電型のシリコン基板の表面の素子分
離領域および素子形成領域にフィールド酸化膜およびパ
ッド酸化膜を形成し、該フィールド酸化膜および該パッ
ド酸化膜の表面を覆う第１の所定膜厚の窒化シリコン膜
を該シリコン基板の表面に形成する工程と、 第１のフォトレジスト膜からなる第１のフォトレジスト
膜パターンをマスクにした窒化シリコン膜に対する選択
的な異方性エッチングにより、前記パッド酸化膜を介し
て前記素子形成領域上を横断し，所定幅を有して第１の
方向と第２の方向とに折れ曲った所望の長さを有する溝
を前記窒化シリコン膜に形成する工程と、 全面に所要の膜厚の第２のフォトレジスト膜を形成し、
少なくとも前記第１の方向を有する部分の前記溝に対し
て開口部を有する第２のフォトレジスト膜パターンを形
成し、前記第１の所定膜厚より薄い第２の所定膜厚にな
るまで該第２のフォトレジスト膜パターンを異方性エッ
チングにより選択的にエッチバックする工程と、 前記第１の方向に直交し，第１の方向を有する部分の前
記溝の側壁に対して所定の角度をなす方向から低濃度の
逆導電型不純物を該シリコン基板の表面にイオン注入
し、前記第２のフォトレジスト膜パターンを除去する工
程と、 全面に所要の膜厚の第３のフォトレジスト膜を形成し、
少なくとも前記第２の方向を有する部分の前記溝に対し
て開口部を有する第３のフォトレジスト膜パターンを形
成し、前記第１の所定膜厚より薄い第２の所定膜厚にな
るまで該第３のフォトレジスト膜パターンを異方性エッ
チングにより選択的にエッチバックする工程と、 前記第２の方向に直交し，第２の方向を有する部分の前
記溝の側壁に対して前記所定の角度をなす方向から低濃
度の逆導電型不純物を該シリコン基板の表面にイオン注
入し、前記第３のフォトレジスト膜パターンを除去する
工程と、 前記溝の底面の前記パッド酸化膜を除去し、熱酸化によ
りゲート酸化膜を形成する工程と、 前記溝を埋設する姿態を有するゲート電極を形成する工
程と、 前記窒化シリコン膜を選択的に除去し、全面に絶縁膜を
形成し、該絶縁膜をエッチバックして前記ゲート電極の
側面に該絶縁膜からなるスペーサを形成する工程と、 前記フィールド酸化膜，スペーサおよびゲート電極をマ
スクにして、高濃度の逆導電型不純物を前記素子形成領
域にイオン注入する工程とを有することを特徴とする半
導体装置の製造法。 - 【請求項２】 前記第２および第３のフォトレジスト膜
パターンに対するエッチバックが、前記シリコン基板に
ＲＦバイアスを印加し，少なくとも酸素ガスを含んだガ
スをエッチングガスに用いるマイクロ波励起によるプラ
ズマエッチングであることを特徴とする請求項１記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6235147A JP2707978B2 (ja) | 1994-09-29 | 1994-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6235147A JP2707978B2 (ja) | 1994-09-29 | 1994-09-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897423A JPH0897423A (ja) | 1996-04-12 |
| JP2707978B2 true JP2707978B2 (ja) | 1998-02-04 |
Family
ID=16981755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6235147A Expired - Fee Related JP2707978B2 (ja) | 1994-09-29 | 1994-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2707978B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6600195B1 (en) | 2000-03-21 | 2003-07-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04100245A (ja) * | 1990-08-20 | 1992-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04340278A (ja) * | 1991-01-11 | 1992-11-26 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2835216B2 (ja) * | 1991-09-12 | 1998-12-14 | 株式会社東芝 | 半導体装置の製造方法 |
-
1994
- 1994-09-29 JP JP6235147A patent/JP2707978B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0897423A (ja) | 1996-04-12 |
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