JP2706069B2 - 感熱記録電圧印加の制御方法 - Google Patents
感熱記録電圧印加の制御方法Info
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はラインヘッドを用いて記録を行う感熱記録方
式の熱ヘッド制御方法に関するものである。 （従来の技術） 従来、第６図に示すようなラインヘッドを用いる熱転
写型感熱記録等の感熱記録方式においては、１ラインを
全画素一括駆動すると、全黒のラインにおいて大電流が
流れ、電流変動が大きく電源の負担が大きくなる、配線
抵抗により１画素当たりの電流が記録画素数によって変
化し、記録むらが発生する等の欠点が知られている。 その解決方法として、１ラインをいくつかに分割し、
時間的に重なり合わないようにずらして駆動する方法が
用いられてきた。例えば、（Ｉ）１ラインを四つ程度の
ブロックに分解し、ブロック順に順次記録する方法（第
７図この例では３分割）、（II）１ラインを画素ごとに
２〜４組に分割し、各組ごとに記録する方法（第８
図）、等が提案されている。しかし、これらを１ライン
ごとに副走査を停止できない高速高品質な記録系に適用
すると、（Ｉ）の方法では各ブロックごとに順次記録し
て行くので、第９図に示すようにブロックの境界に段差
が発生する。 ブロック数が多くて段差が小さければ目だたないが、
分割可能なブロック数Ｎは、ラインの記録周期をTlと
し、最大記録パルス幅をtwとして、以下の式のようにな
る。 このためブロックの数を多くすることができず、ブロ
ックごとの段差が１ラインの副走査幅をLsとしてLs/Nと
なって、Ls＝125μｍ、Ｎ＝４以下では非常に目立ち易
くなる。また、ブロックの端では他の画素と横方向の熱
伝導の境界条件が異なり、第９図に示すように、記録濃
度が低下してブロックの境界が目立つ欠点がある。 また、（II）の方法では２〜４画素の間で副走査方向
に１ライン分移動することとなり、ブロックごとの段差
や、ブロック境界の濃度低下の問題はないが、第10図に
示す鋸波状の構造が発生し、画品質を低下させる欠点が
ある。 なお、１ラインごとに副走査を完全に止めて記録する
ことが可能な装置では、ライン位置については考慮する
必要がなくなり、上記方法以外に黒画素数の多少によっ
て印加する画素数をアダプティブに変える方法も考えら
れるが、（Ｉ）の方法と同様、熱伝導条件の違いによる
ブロック境界での濃度低下が発生し、画質を劣化させる
欠点がある。 （発明が解決しようとする問題点） 本発明は、前述の従来のラインヘッド分割駆動方法が
持つ欠点を解決し、副走査を止めることのできない高速
で高品質な感熱記録方式において、記録画素の集中と段
差の発生を防止する新しい感熱記録電圧印加制御方法を
提供することにある。 （問題点を解決するための手段） 本発明は、１画素またはそれ以上の画素からなるブロ
ックに分割し、各ブロックごとに記録電圧の印加を、最
大印加パルス幅以下の短い時間で主走査方向に順次遅ら
せて行い、それを可能とする各ブロックごとの電圧印加
時期を表すデータと各画素ごとの印加時間を表すデータ
の線型演算により得られるデータを、そのラインの記録
開始前にあらかじめ作成し、このデータと走査周期に対
応して時間とともに線型に変化する信号とを比較して、
電圧印加の開始もしくは終了、または開始と終了の両方
を制御する。 また、本発明は、各画素ごとに遅延時間と印加時間と
のデータを蓄積し且つ各画素ごとに制御を行う感熱ヘッ
ドを用いて、各画素の電圧印加の開始もしくは終了を制
御する。 （実施例） 第１図は本発明の第１の実施例を示し、（ａ）は本発
明の感熱記録方式における画素番号と印加時間の関係を
表した図、（ｂ）は画素番号と遅延時間の関係を表した
図、（ｃ）は画素番号と加算データの関係を表した図、
（ｄ）は時間と比較データの関係を表した図、（ｅ）は
本発明の第１の実施例の構成図である。 第１図において、１は各ブロックごとの遅延時間を
発生する遅延時間信号発生部、２は１ライン印加時間情
報と各ブロックの遅延時間を加算した情報を蓄積してお
くラインメモリ２・１と、その画素への電圧の印加がオ
ン状態であるかまたはオフ状態であるかを記憶する状態
記憶ラインメモリ２・２からなるラインメモリ部、３は
遅延時間信号発生部とラインメモリ部を駆動するアドレ
ス発生部、４は本来の印加時間信号に各ブロックごと
の遅延時間を加算する加算器、５は印加開始位置を時
間とともに走査するため、走査周期に対応して時間とと
もに線型に変化するランプ波形発生部、６・１および６
・２はそれぞれ電圧印加の開始時期および終了時期を検
出するための比較器、７は比較器の信号によりオン状態
のビットをセット、リセットするビット処理部である。 これを動作させるには、まず、印加時間信号と遅延
時間信号発生部１で発生した各ブロックごとの遅延時間
信号を加算器４で加算して、の信号としてラインメ
モリ部２に一たん蓄積する。次にこの情報をラインメモ
リ部２から読み出し、また、遅延時間信号を遅延時間信
号発生部１から読み出し、これらをランプ波形発生部５
で発生した信号と単位時間ごとに比較器６・１、６・２
で比較し、遅延時間信号とランプ波形が一致したところ
でオン状態ビットをセットし、ラインメモリ部２から読
み出した信号とランプ波形が一致したところでリセット
するようにして、その期間だけラインヘッドを駆動させ
る。このようにして、ある時間dtwを単位としてその整
数倍で１画素の記録時間を表し、その印加開始時刻を主
走査方向にdtwの整数倍を単位として順次遅らせていく
ものであり、第２図に示すように電圧が印加される。 なお、この実施例では、加算結果が遅延時間の最大
値を超える場合は、その分を差し引く形式〔第１図
（ｃ）の実線〕で表してあり、１ラインの印加開始が終
了した後すぐに次のラインの電圧印加を開始できる特徴
がある。遅延時間の最大値を差し引かない場合〔第１図
（ｃ）の１点鎖線〕は、このラインの全画素の印加が終
了するまでの時間をあけて次のラインの電圧印加を行う
か、比較データを１ライン置きに持ち、比較器等を２
組持つ必要がある。 以上、印加開始時期を順次遅らす場合について説明し
てきたが、加算データのかわりに遅延時間から印加時間
情報を減算したデータを用いれば、同様な方法により印
加終了時刻を順次遅らす第３図に示す印加方法も可能で
ある。また、上記二つの方法を用いることにより印加パ
ルスの中心が順次ずれていくような第４図に示す印加方
法も可能であり、前後の分割比をに任意に選ぶこともで
きる。なお第３図および第４図では、画素番号と印加時
間の関係は第２図（ａ）に示した図と同一であるので省
略した。 また、この制御方法自体は、主走査方向に順次にずら
すだけでなく、加算するデータを選ぶことにより、各ブ
ロックごとの印加時期を任意に制御することも可能であ
る。 また、この制御方法は制御部が複雑となるが、ライン
ヘッドは従来から中間調記録に用いたヘッドをそのまま
利用できる利点がある。 第５図は本発明の第２の実施例の構成図であつて、各
画素ごとに印加開始を遅延する回路と印加時間を制御す
る回路を設けたものである。 第５図において、21−1,21−2,21−３は遅延データの
転送と遅延制御を行う遅延制御部、22−1,22−2,22−３
は印加時間データの転送と印加制御を行う印加時間制御
部、23−1,23−2,23−３は発熱部を駆動する駆動部、24
−1,24−2,24−３はヘッド発熱部である。 これを動作させるには、まず遅延データを転送して各
画素ごとの遅延時間を遅延制御部21−1,21−2,21−３…
…に設定する。次に各記録ラインごとに各中間調レベル
に対応した印加時間データを転送して各画素の印加時間
制御部22−1,22−2,22−３……に設定する。そしてスタ
ート信号により各画素では、まず遅延動作を行い、次に
印加時間制御部22−1,22−2,22−３……によって印加時
間データにしたがった印加信号が発せられ、これによっ
て駆動部23−1,23−2,23−３……が動作し、ヘッド発熱
部24−1,24−2,24−３……が通電する。 このようにして動作させるので、任意の遅延時間を持
たせて、各画素の通電を行うことが可能となり、各ブロ
ックごとの記録電圧印加を、最大印加パルス幅以下の時
間で主走査方向に順次遅らせて行うことが可能となり、
電流の集中の防止、ブロック境界における明らかな段差
の発生の防止が可能となる。 この駆動方法では、電圧印加開始の遅延制御と印加時
間の制御を行う回路部とを各画素ごとに有する感熱ヘッ
ドを用いるので、ライン上に搭載する駆動回路が複雑に
なる欠点があるが、ヘッド駆動系等は単純になり、前記
第１の実施例で高速化を制限するデータの転送回数が少
なくできるので、高階調を高速で記録するのに適してい
る。 なお、第５図では、データの転送線を遅延データ用、
印加時間データ用、各１本としてあるが、これを複数本
として複数ビットを並列に転送してもよく、遅延データ
用と印加時間データ用を分離する必要もない。また、遅
延制御または印加時間制御を一つのLSI等で構成される
ブロック等にまとめて構成してもよい。 なお、以上、中間調記録を前提に説明してきたが、そ
れに限るものではなく、２階調の高速感熱記録におい
て、熱履歴制御のため印加パルス幅を振る必要の有る場
合にも適用できる。 （発明の効果） 以上説明したように、本発明は１画素またはそれ以上
の画素からなるブロックごとに最大印加パルス幅以下の
短い時間単位で電圧印加の開始、終了等を制御できるの
で、主走査方向に順次電圧印加を遅らすことが可能とな
り、一度に印加される最大の画素数を制限できるととも
に、隣接画素または小さなブロック間での電圧印加条件
および熱伝導条件の変化を小さくし、ブロック境界を目
立ちにくくする効果があり、高品質、高速な感熱記録
を、少ない電源容量の電源で実現できる利点がある。
式の熱ヘッド制御方法に関するものである。 （従来の技術） 従来、第６図に示すようなラインヘッドを用いる熱転
写型感熱記録等の感熱記録方式においては、１ラインを
全画素一括駆動すると、全黒のラインにおいて大電流が
流れ、電流変動が大きく電源の負担が大きくなる、配線
抵抗により１画素当たりの電流が記録画素数によって変
化し、記録むらが発生する等の欠点が知られている。 その解決方法として、１ラインをいくつかに分割し、
時間的に重なり合わないようにずらして駆動する方法が
用いられてきた。例えば、（Ｉ）１ラインを四つ程度の
ブロックに分解し、ブロック順に順次記録する方法（第
７図この例では３分割）、（II）１ラインを画素ごとに
２〜４組に分割し、各組ごとに記録する方法（第８
図）、等が提案されている。しかし、これらを１ライン
ごとに副走査を停止できない高速高品質な記録系に適用
すると、（Ｉ）の方法では各ブロックごとに順次記録し
て行くので、第９図に示すようにブロックの境界に段差
が発生する。 ブロック数が多くて段差が小さければ目だたないが、
分割可能なブロック数Ｎは、ラインの記録周期をTlと
し、最大記録パルス幅をtwとして、以下の式のようにな
る。 このためブロックの数を多くすることができず、ブロ
ックごとの段差が１ラインの副走査幅をLsとしてLs/Nと
なって、Ls＝125μｍ、Ｎ＝４以下では非常に目立ち易
くなる。また、ブロックの端では他の画素と横方向の熱
伝導の境界条件が異なり、第９図に示すように、記録濃
度が低下してブロックの境界が目立つ欠点がある。 また、（II）の方法では２〜４画素の間で副走査方向
に１ライン分移動することとなり、ブロックごとの段差
や、ブロック境界の濃度低下の問題はないが、第10図に
示す鋸波状の構造が発生し、画品質を低下させる欠点が
ある。 なお、１ラインごとに副走査を完全に止めて記録する
ことが可能な装置では、ライン位置については考慮する
必要がなくなり、上記方法以外に黒画素数の多少によっ
て印加する画素数をアダプティブに変える方法も考えら
れるが、（Ｉ）の方法と同様、熱伝導条件の違いによる
ブロック境界での濃度低下が発生し、画質を劣化させる
欠点がある。 （発明が解決しようとする問題点） 本発明は、前述の従来のラインヘッド分割駆動方法が
持つ欠点を解決し、副走査を止めることのできない高速
で高品質な感熱記録方式において、記録画素の集中と段
差の発生を防止する新しい感熱記録電圧印加制御方法を
提供することにある。 （問題点を解決するための手段） 本発明は、１画素またはそれ以上の画素からなるブロ
ックに分割し、各ブロックごとに記録電圧の印加を、最
大印加パルス幅以下の短い時間で主走査方向に順次遅ら
せて行い、それを可能とする各ブロックごとの電圧印加
時期を表すデータと各画素ごとの印加時間を表すデータ
の線型演算により得られるデータを、そのラインの記録
開始前にあらかじめ作成し、このデータと走査周期に対
応して時間とともに線型に変化する信号とを比較して、
電圧印加の開始もしくは終了、または開始と終了の両方
を制御する。 また、本発明は、各画素ごとに遅延時間と印加時間と
のデータを蓄積し且つ各画素ごとに制御を行う感熱ヘッ
ドを用いて、各画素の電圧印加の開始もしくは終了を制
御する。 （実施例） 第１図は本発明の第１の実施例を示し、（ａ）は本発
明の感熱記録方式における画素番号と印加時間の関係を
表した図、（ｂ）は画素番号と遅延時間の関係を表した
図、（ｃ）は画素番号と加算データの関係を表した図、
（ｄ）は時間と比較データの関係を表した図、（ｅ）は
本発明の第１の実施例の構成図である。 第１図において、１は各ブロックごとの遅延時間を
発生する遅延時間信号発生部、２は１ライン印加時間情
報と各ブロックの遅延時間を加算した情報を蓄積してお
くラインメモリ２・１と、その画素への電圧の印加がオ
ン状態であるかまたはオフ状態であるかを記憶する状態
記憶ラインメモリ２・２からなるラインメモリ部、３は
遅延時間信号発生部とラインメモリ部を駆動するアドレ
ス発生部、４は本来の印加時間信号に各ブロックごと
の遅延時間を加算する加算器、５は印加開始位置を時
間とともに走査するため、走査周期に対応して時間とと
もに線型に変化するランプ波形発生部、６・１および６
・２はそれぞれ電圧印加の開始時期および終了時期を検
出するための比較器、７は比較器の信号によりオン状態
のビットをセット、リセットするビット処理部である。 これを動作させるには、まず、印加時間信号と遅延
時間信号発生部１で発生した各ブロックごとの遅延時間
信号を加算器４で加算して、の信号としてラインメ
モリ部２に一たん蓄積する。次にこの情報をラインメモ
リ部２から読み出し、また、遅延時間信号を遅延時間信
号発生部１から読み出し、これらをランプ波形発生部５
で発生した信号と単位時間ごとに比較器６・１、６・２
で比較し、遅延時間信号とランプ波形が一致したところ
でオン状態ビットをセットし、ラインメモリ部２から読
み出した信号とランプ波形が一致したところでリセット
するようにして、その期間だけラインヘッドを駆動させ
る。このようにして、ある時間dtwを単位としてその整
数倍で１画素の記録時間を表し、その印加開始時刻を主
走査方向にdtwの整数倍を単位として順次遅らせていく
ものであり、第２図に示すように電圧が印加される。 なお、この実施例では、加算結果が遅延時間の最大
値を超える場合は、その分を差し引く形式〔第１図
（ｃ）の実線〕で表してあり、１ラインの印加開始が終
了した後すぐに次のラインの電圧印加を開始できる特徴
がある。遅延時間の最大値を差し引かない場合〔第１図
（ｃ）の１点鎖線〕は、このラインの全画素の印加が終
了するまでの時間をあけて次のラインの電圧印加を行う
か、比較データを１ライン置きに持ち、比較器等を２
組持つ必要がある。 以上、印加開始時期を順次遅らす場合について説明し
てきたが、加算データのかわりに遅延時間から印加時間
情報を減算したデータを用いれば、同様な方法により印
加終了時刻を順次遅らす第３図に示す印加方法も可能で
ある。また、上記二つの方法を用いることにより印加パ
ルスの中心が順次ずれていくような第４図に示す印加方
法も可能であり、前後の分割比をに任意に選ぶこともで
きる。なお第３図および第４図では、画素番号と印加時
間の関係は第２図（ａ）に示した図と同一であるので省
略した。 また、この制御方法自体は、主走査方向に順次にずら
すだけでなく、加算するデータを選ぶことにより、各ブ
ロックごとの印加時期を任意に制御することも可能であ
る。 また、この制御方法は制御部が複雑となるが、ライン
ヘッドは従来から中間調記録に用いたヘッドをそのまま
利用できる利点がある。 第５図は本発明の第２の実施例の構成図であつて、各
画素ごとに印加開始を遅延する回路と印加時間を制御す
る回路を設けたものである。 第５図において、21−1,21−2,21−３は遅延データの
転送と遅延制御を行う遅延制御部、22−1,22−2,22−３
は印加時間データの転送と印加制御を行う印加時間制御
部、23−1,23−2,23−３は発熱部を駆動する駆動部、24
−1,24−2,24−３はヘッド発熱部である。 これを動作させるには、まず遅延データを転送して各
画素ごとの遅延時間を遅延制御部21−1,21−2,21−３…
…に設定する。次に各記録ラインごとに各中間調レベル
に対応した印加時間データを転送して各画素の印加時間
制御部22−1,22−2,22−３……に設定する。そしてスタ
ート信号により各画素では、まず遅延動作を行い、次に
印加時間制御部22−1,22−2,22−３……によって印加時
間データにしたがった印加信号が発せられ、これによっ
て駆動部23−1,23−2,23−３……が動作し、ヘッド発熱
部24−1,24−2,24−３……が通電する。 このようにして動作させるので、任意の遅延時間を持
たせて、各画素の通電を行うことが可能となり、各ブロ
ックごとの記録電圧印加を、最大印加パルス幅以下の時
間で主走査方向に順次遅らせて行うことが可能となり、
電流の集中の防止、ブロック境界における明らかな段差
の発生の防止が可能となる。 この駆動方法では、電圧印加開始の遅延制御と印加時
間の制御を行う回路部とを各画素ごとに有する感熱ヘッ
ドを用いるので、ライン上に搭載する駆動回路が複雑に
なる欠点があるが、ヘッド駆動系等は単純になり、前記
第１の実施例で高速化を制限するデータの転送回数が少
なくできるので、高階調を高速で記録するのに適してい
る。 なお、第５図では、データの転送線を遅延データ用、
印加時間データ用、各１本としてあるが、これを複数本
として複数ビットを並列に転送してもよく、遅延データ
用と印加時間データ用を分離する必要もない。また、遅
延制御または印加時間制御を一つのLSI等で構成される
ブロック等にまとめて構成してもよい。 なお、以上、中間調記録を前提に説明してきたが、そ
れに限るものではなく、２階調の高速感熱記録におい
て、熱履歴制御のため印加パルス幅を振る必要の有る場
合にも適用できる。 （発明の効果） 以上説明したように、本発明は１画素またはそれ以上
の画素からなるブロックごとに最大印加パルス幅以下の
短い時間単位で電圧印加の開始、終了等を制御できるの
で、主走査方向に順次電圧印加を遅らすことが可能とな
り、一度に印加される最大の画素数を制限できるととも
に、隣接画素または小さなブロック間での電圧印加条件
および熱伝導条件の変化を小さくし、ブロック境界を目
立ちにくくする効果があり、高品質、高速な感熱記録
を、少ない電源容量の電源で実現できる利点がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示し、（ａ）は本発明
の感熱記録方式における画素番号と印加時間の関係を表
した図、（ｂ）は画素番号と遅延時間の関係を表した
図、（ｃ）は画素番号と加算データの関係を表した図、
（ｄ）時間と比較データの関係を表した図、（ｅ）本発
明の第１の実施例の構成図、 第２図（ａ）および（ｂ）は本発明の第１の実施例にお
ける画素番号と印加時間の関係および電圧印加状況（印
加開始が順次遅れる場合）を示す図、 第３図は印加終了が順次遅れる場合の電圧印加状況を示
す図、 第４図は印加パルスの中心が順次遅れる場合の電圧印加
状況を示す図、 第５図は本発明の第２の実施例の構成図、 第６図は従来のラインヘッドを用いる感熱記録方式の概
念図、 第７図（ａ）は従来の感熱記録方式における画素番号と
印加時間の関係を表した図、第７図（ｂ）は従来のブロ
ック駆動の様子を表した概念図、 第８図（ａ）は従来の感熱記録方式における画素番号と
印加時間の関係を表した図、第８図（ｂ）は従来の画素
ごとに分割駆動する様子を表した概念図、 第９図はブロック分割により記録した記録画の模式図、 第10図は第８図に示す方法で記録した場合の記録画素配
列を表した図である。 １……遅延時間信号発生部 ２……ラインメモリ部、２・1,2・２……ラインメモリ ３……アドレス発生部、４……加算器 ５……ランプ波形発生部、６・1,6・２……比較器 ７……ビット処理部、11……ラインヘッド 12……インクフィルム、13……記録紙 14……圧接ローラ 21−1,21−2,21−３……遅延データの転送と遅延制御を
行う遅延制御部 22−1,22−2,22−３……印加時間データの転送と印加制
御を行う印加時間制御部 23−1,23−2,23−３……発熱部を駆動する駆動部 24−1,24−2,24−３……ヘッド発熱部
の感熱記録方式における画素番号と印加時間の関係を表
した図、（ｂ）は画素番号と遅延時間の関係を表した
図、（ｃ）は画素番号と加算データの関係を表した図、
（ｄ）時間と比較データの関係を表した図、（ｅ）本発
明の第１の実施例の構成図、 第２図（ａ）および（ｂ）は本発明の第１の実施例にお
ける画素番号と印加時間の関係および電圧印加状況（印
加開始が順次遅れる場合）を示す図、 第３図は印加終了が順次遅れる場合の電圧印加状況を示
す図、 第４図は印加パルスの中心が順次遅れる場合の電圧印加
状況を示す図、 第５図は本発明の第２の実施例の構成図、 第６図は従来のラインヘッドを用いる感熱記録方式の概
念図、 第７図（ａ）は従来の感熱記録方式における画素番号と
印加時間の関係を表した図、第７図（ｂ）は従来のブロ
ック駆動の様子を表した概念図、 第８図（ａ）は従来の感熱記録方式における画素番号と
印加時間の関係を表した図、第８図（ｂ）は従来の画素
ごとに分割駆動する様子を表した概念図、 第９図はブロック分割により記録した記録画の模式図、 第10図は第８図に示す方法で記録した場合の記録画素配
列を表した図である。 １……遅延時間信号発生部 ２……ラインメモリ部、２・1,2・２……ラインメモリ ３……アドレス発生部、４……加算器 ５……ランプ波形発生部、６・1,6・２……比較器 ７……ビット処理部、11……ラインヘッド 12……インクフィルム、13……記録紙 14……圧接ローラ 21−1,21−2,21−３……遅延データの転送と遅延制御を
行う遅延制御部 22−1,22−2,22−３……印加時間データの転送と印加制
御を行う印加時間制御部 23−1,23−2,23−３……発熱部を駆動する駆動部 24−1,24−2,24−３……ヘッド発熱部
Claims (1)
- (57)【特許請求の範囲】 １．１ラインを１またはそれ以上の画素からなるブロッ
クに分割し、各ブロックごとの記録電圧印加を最大印加
パルス幅以下の短い時間で主走査方向に順次遅らせて行
う感熱記録の電圧印加の制御方法において、 各ブロックごとの電圧印加時期を表すデータと各画素ご
との印加時間を表すデータの線型演算により得られるデ
ータをそのラインの記録開始前にあらかじめ作成し、こ
のデータと走査周期に対応して時間とともに線型に変化
する信号とを比較して、電圧印加の開始もしくは終了、
または開始と終了の両方を制御することを特徴とする感
熱記録電圧印加の制御方法。 ２．１ラインを１またはそれ以上の画素からなるブロッ
クに分割し、各ブロックごとの記録電圧印加を最大印加
パルス幅以下の短い時間で主走査方向に順次遅らせて行
う感熱記録の電圧印加の制御方法において、 各画素ごとに遅延時間との印加時間のデータを蓄積し且
つ各画素ごとに制御を行う感熱ヘッドを用いて、各画素
の電圧印加の開始もしくは終了を制御することを特徴と
する感熱記録電圧印加の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP625087A JP2706069B2 (ja) | 1987-01-16 | 1987-01-16 | 感熱記録電圧印加の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP625087A JP2706069B2 (ja) | 1987-01-16 | 1987-01-16 | 感熱記録電圧印加の制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63176161A JPS63176161A (ja) | 1988-07-20 |
| JP2706069B2 true JP2706069B2 (ja) | 1998-01-28 |
Family
ID=11633241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP625087A Expired - Fee Related JP2706069B2 (ja) | 1987-01-16 | 1987-01-16 | 感熱記録電圧印加の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2706069B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4438600B8 (de) * | 1993-10-30 | 2008-02-28 | Pentax Corp. | Thermodrucker |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6195534A (ja) * | 1984-10-17 | 1986-05-14 | Hitachi Ltd | 半導体記憶装置 |
| JPH074943B2 (ja) * | 1985-04-09 | 1995-01-25 | 株式会社ニコン | 階調表現可能な感熱画像記録装置 |
| JPS61230466A (ja) * | 1985-04-03 | 1986-10-14 | Ricoh Co Ltd | ライン型サ−マルヘツド駆動方法 |
| JPS6215970A (ja) * | 1985-07-15 | 1987-01-24 | Hitachi Ltd | 熱記録装置 |
-
1987
- 1987-01-16 JP JP625087A patent/JP2706069B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63176161A (ja) | 1988-07-20 |
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