JP2702294B2 - Active matrix substrate - Google Patents

Active matrix substrate

Info

Publication number
JP2702294B2
JP2702294B2 JP2752991A JP2752991A JP2702294B2 JP 2702294 B2 JP2702294 B2 JP 2702294B2 JP 2752991 A JP2752991 A JP 2752991A JP 2752991 A JP2752991 A JP 2752991A JP 2702294 B2 JP2702294 B2 JP 2702294B2
Authority
JP
Japan
Prior art keywords
electrode
additional capacitance
active matrix
insulating film
matrix substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2752991A
Other languages
Japanese (ja)
Other versions
JPH04265945A (en
Inventor
尚史 斉藤
広久 田仲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2752991A priority Critical patent/JP2702294B2/en
Publication of JPH04265945A publication Critical patent/JPH04265945A/en
Application granted granted Critical
Publication of JP2702294B2 publication Critical patent/JP2702294B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、液晶等の表示媒体と組
み合わせてアクティブマトリクス表示装置を構成するた
めのアクティブマトリクス基板に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix substrate for forming an active matrix display device in combination with a display medium such as a liquid crystal.

【0002】[0002]

【従来の技術】従来より、液晶等の表示媒体を用いた表
示装置には、アクティブマトリクス方式が用いられてい
る。図5に従来のアクティブマトリクス表示装置の等価
回路図を示す。この表示装置では、絶縁性基板上にゲー
トバス配線5が等間隔で平行に配され、ゲートバス配線
5に直交してソースバス配線4が平行に配されている。
ゲートバス配線5とソースバス配線4とのそれぞれの交
差点近傍には、薄膜トランジスタ(以下では「TFT」
と称する)1が形成されている。TFT1のゲート電極
はゲートバス配線5に接続され、TFT1のソース電極
はソースバス配線4に接続されている。TFT1のドレ
イン電極には、絵素電極と対向電極との間に形成される
絵素容量2と、絵素電極と付加容量電極との間に形成さ
れる付加容量3とが接続されている。
2. Description of the Related Art Conventionally, an active matrix system has been used for a display device using a display medium such as a liquid crystal. FIG. 5 shows an equivalent circuit diagram of a conventional active matrix display device. In this display device, gate bus lines 5 are arranged in parallel at equal intervals on an insulating substrate, and source bus lines 4 are arranged in parallel with the gate bus lines 5 at right angles.
A thin film transistor (hereinafter, referred to as “TFT”) is provided near each intersection of the gate bus wiring 5 and the source bus wiring 4.
1) is formed. The gate electrode of the TFT 1 is connected to the gate bus line 5, and the source electrode of the TFT 1 is connected to the source bus line 4. The drain electrode of the TFT 1 is connected to a pixel capacitor 2 formed between the pixel electrode and the counter electrode, and an additional capacitor 3 formed between the pixel electrode and the additional capacitor electrode.

【0003】この表示装置では、1本のゲートバス配線
5が選択されると、その選択されたゲートバス配線5接
続されたTFT1がオン状態となる。オン状態となった
TFT1にはソースバス配線4から映像信号が入力さ
れ、この映像信号は絵素容量2及び付加容量3に蓄積さ
れ、表示が行われる。付加容量3は、絵素容量2に蓄積
された映像信号を、次の映像信号が入力されるまでの1
フレームの間、保持する機能を果たしている。
In this display device, when one gate bus line 5 is selected, the TFT 1 connected to the selected gate bus line 5 is turned on. A video signal is input to the TFT 1 in the ON state from the source bus wiring 4, and the video signal is accumulated in the pixel capacitor 2 and the additional capacitor 3, and display is performed. The additional capacitor 3 converts the video signal stored in the pixel capacitor 2 into one until the next video signal is input.
Plays the function of holding during the frame.

【0004】このような表示装置に用いられるアクティ
ブマトリクス基板の平面図を図6に示す。図6の
線に沿ったこの表示装置の断面図を図7に示す。この表
示装置では、絶縁性基板11上にスパッタリング法等及
びエッチング法を用いて、ゲートバス配線5及び付加容
量配線13が形成され、ゲートバス配線5上にはゲート
バス配線5の上面を陽極酸化することによって陽極酸化
膜25が形成されている。付加容量配線13上には透明
導電膜からなる付加容量電極14がパターン形成されて
いる。更に、付加容量電極14及び陽極酸化膜25を覆
って基板11上の全面に、ゲート絶縁膜15が形成され
ている。ゲート絶縁膜15上のゲートバス配線5上方に
は、アモルファスシリコン(以下では「a−Si」と称
する)からなるチャネル層16が形成され、チャネル層
16上の両側方にはソース電極17及びドレイン電極1
8がそれぞれ形成されている。以上によりTFT1が完
成する。
FIG. 6 is a plan view of an active matrix substrate used in such a display device. P in FIG. 6 - P
A sectional view of this display device along the line is shown in FIG. In this display device, the gate bus line 5 and the additional capacitance line 13 are formed on the insulating substrate 11 by using a sputtering method or the like and an etching method, and the upper surface of the gate bus line 5 is anodized on the gate bus line 5. Thus, an anodic oxide film 25 is formed. An additional capacitance electrode 14 made of a transparent conductive film is pattern-formed on the additional capacitance wiring 13. Further, a gate insulating film 15 is formed on the entire surface of the substrate 11 covering the additional capacitance electrode 14 and the anodic oxide film 25. A channel layer 16 made of amorphous silicon (hereinafter referred to as “a-Si”) is formed above the gate bus line 5 on the gate insulating film 15, and a source electrode 17 and a drain are formed on both sides of the channel layer 16. Electrode 1
8 are formed respectively. Thus, the TFT 1 is completed.

【0005】ゲート絶縁膜15上には、透明導電膜から
なる絵素電極19がパターン形成され、絵素電極19の
端部はドレイン電極18に電気的に接続されている。ま
た、絵素電極19は付加容量電極14上にも重畳され、
絵素電極19と付加容量電極14との間には、前述のゲ
ート絶縁膜15が挟まれている。付加容量3は付加容量
電極14と絵素電極19との間に形成されている。TF
T1、絵素電極19及び付加容量3を覆って基板11上
の全面に、保護膜20が形成されている。基板11に対
向する基板21上には対向電極22及び遮光用のブラッ
クストライプ23が形成されている。基板11及び21
の間には液晶層24が封入され、液晶表示装置が完成す
る。
A pixel electrode 19 made of a transparent conductive film is patterned on the gate insulating film 15, and an end of the pixel electrode 19 is electrically connected to the drain electrode 18. The pixel electrode 19 is also superimposed on the additional capacitance electrode 14,
The gate insulating film 15 described above is interposed between the pixel electrode 19 and the additional capacitance electrode 14. The additional capacitance 3 is formed between the additional capacitance electrode 14 and the picture element electrode 19. TF
A protective film 20 is formed on the entire surface of the substrate 11 so as to cover the T1, the pixel electrode 19, and the additional capacitance 3. On a substrate 21 facing the substrate 11, a counter electrode 22 and a light-shielding black stripe 23 are formed. Substrates 11 and 21
A liquid crystal layer 24 is sealed between the layers, and a liquid crystal display device is completed.

【0006】[0006]

【発明が解決しようとする課題】このような従来の表示
装置に用いられるアクティブマトリクス基板では、付加
容量が絵素電極19の領域で付加容量電極14と付加容
量配線13との2層で構成されるためその段部が高くな
るので、ゲート絶縁膜15を形成する際に付加容量電極
14の段部においてゲート絶縁膜15が薄くなり、絵素
電極19と付加容量電極14との間に短絡が生じること
がある。このような短絡が生じると、表示画面には絵素
欠陥が生じることとなる。
An active matrix substrate used in such a conventional display device has an additional problem.
In the region where the capacitance is the pixel electrode 19, the additional capacitance
Since it is composed of two layers with the quantity wiring 13, the step is high.
Therefore, when the gate insulating film 15 is formed,
At the step 14, the gate insulating film 15 becomes thin, and a short circuit may occur between the pixel electrode 19 and the additional capacitance electrode 14. When such a short circuit occurs, a picture element defect occurs on the display screen.

【0007】本発明は、このような問題点を解決するも
のであり、本発明の目的は、付加容量が絵素電極の領域
で付加容量電極と付加容量配線との2層で構成される場
合においても、絵素電極と付加容量電極との間に、短絡
が生じ難い構造を有するアクティブマトリクス基板を提
供することである。
The present invention has been made to solve such a problem, and an object of the present invention is to provide a storage device in which the additional capacitance is in the area of the pixel electrode.
In the case of a two-layer structure of an additional capacitance electrode and an additional capacitance line.
In any case, an object of the present invention is to provide an active matrix substrate having a structure in which a short circuit hardly occurs between a picture element electrode and an additional capacitance electrode.

【0008】[0008]

【課題を解決するための手段】本発明のアクティブマト
リクス基板は、絶縁性基板上にマトリクス状に配列され
た絵素電極と、該絵素電極と電気的に接続される薄膜ト
ランジスタと、該絵素電極との間で付加容量を形成する
ための付加容量電極と、該付加容量電極間を電気的に接
続する付加容量配線とを有するアクティブマトリクス基
板であって、該付加容量電極及び該付加容量配線が該絵
素電極の領域で積層されると共に、積層された該付加容
量電極及び該付加容量配線が該絵素電極との間に第1の
絶縁膜及び第2の絶縁膜を挟んでなり、且つ、該第1の
絶縁膜が該薄膜トランジスタのゲート絶縁膜であり、該
第2の絶縁膜が該薄膜トランジスタ上を覆う保護膜であ
り、そのことによって上記目的が達成される。
An active matrix substrate according to the present invention comprises picture element electrodes arranged in a matrix on an insulating substrate, and a thin film transistor electrically connected to the picture element electrodes.
An active matrix substrate having a transistor, an additional capacitance electrode for forming an additional capacitance between the pixel electrode, and an additional capacitance line for electrically connecting the additional capacitance electrode, The electrode and the additional capacitance line are stacked in the pixel electrode region, and the stacked additional capacitance electrode and the additional capacitance line are disposed between the pixel electrode and the first insulating film and the second insulating film. Sandwiching the membrane , and the first
The insulating film is a gate insulating film of the thin film transistor;
The second insulating film is a protective film covering the thin film transistor.
Accordingly, the above object is achieved.

【0009】上記構成によれば、付加容量を絵素電極の
領域で付加容量電極と付加容量配線との2層で構成する
場合にあっても、絵素電極と付加容量電極との間に2層
の絶縁膜が挟まれるので、高い絶縁性が保たれ短絡が抑
制される。 また、薄膜トランジスタ上を覆う保護膜の上
に絵素電極を設ける構造をとるので、絵素電極とソース
バス配線は保護膜によって電気的に離隔されており、絵
素電極をソースバス配線に規制されることなく形成する
ことができる。このため、絵素電極の面積を充分に大き
くとって、開口率を大きくすることが可能となる。
According to the above configuration, the additional capacitance is connected to the pixel electrode.
The region is composed of two layers of additional capacitance electrode and additional capacitance wiring
Even in this case, two layers are provided between the pixel electrode and the additional capacitance electrode.
Since the insulation film is sandwiched, high insulation is maintained and short-circuit is suppressed.
Is controlled. Also, on the protective film that covers the thin film transistor
The pixel electrode is connected to the source
The bus wiring is electrically separated by a protective film,
Form elementary electrodes without being restricted by source bus wiring
be able to. Therefore, the area of the pixel electrode must be sufficiently large.
Thus, the aperture ratio can be increased.

【0010】[0010]

【0011】[0011]

【実施例】本発明の実施例について以下に説明する。Embodiments of the present invention will be described below.

【0012】図1に本発明のアクティブマトリクス基板
の一実施例を用いた液晶表示装置の断面図を示す。図1
の表示装置を構成するアクティブマトリクス基板の平面
図を図2に示す。図1は図2のアクティブマトリクス基
板を用いた表示装置の、図2に於けるA−A線に沿った
断面図である。また、図2のアクティブマトリクス基板
の製造工程を図3(a)〜(d)に示す。
FIG. 1 is a sectional view of a liquid crystal display using one embodiment of the active matrix substrate of the present invention. FIG.
FIG. 2 is a plan view of an active matrix substrate included in the display device of FIG. FIG. 1 is a cross-sectional view of a display device using the active matrix substrate of FIG. 2 along the line AA in FIG. FIGS. 3A to 3D show a manufacturing process of the active matrix substrate of FIG.

【0013】本実施例を製造工程に従って説明する。ま
ず、ガラス等の絶縁性基板11上にスパッタリング法を
用いてTa、Mo等の金属膜を形成し、この金属膜をエ
ッチングすることにより、ゲートバス配線5及び付加容
量配線13を形成した。ゲートバス配線5の一部が、後
に形成されるTFT1のゲート電極として機能する。ゲ
ートバス配線5上にはゲートバス配線5の表面を陽極酸
化することによって陽極酸化膜25が形成されている。
次に、付加容量配線13上にはITO(Indiumtin oxid
e)等の透明導電膜からなる付加容量電極14がパター
ン形成される(図3(a))。
This embodiment will be described according to the manufacturing process. First, a metal film of Ta, Mo, or the like was formed on an insulating substrate 11 of glass or the like by using a sputtering method, and the metal film was etched to form a gate bus line 5 and an additional capacitance line 13. Part of the gate bus line 5 functions as a gate electrode of the TFT 1 to be formed later. An anodized film 25 is formed on gate bus line 5 by anodizing the surface of gate bus line 5.
Next, ITO (Indium tin oxidizer) is placed on the additional capacitance line 13.
The additional capacitance electrode 14 made of a transparent conductive film such as e) is patterned (FIG. 3A).

【0014】更に、付加容量電極14及び陽極酸化膜2
5を覆って基板11上の全面に、第1の絶縁膜であるゲ
ート絶縁膜15が形成される。ゲート絶縁膜15上のゲ
ートバス配線5上方には、a−Siからなるチャネル層
16が形成され(図3(b))、チャネル層16上の両
側方にはソース電極17及びドレイン電極18がそれぞ
れ形成される(図3(c))。ソース電極17及びドレ
イン電極18はソースバス配線と同時にパターン形成さ
れる。ソース電極17、ドレイン電極18及びソースバ
ス配線は、Ta、Mo、Al等の金属からなる。以上に
よりTFT1が完成する。
Further, the additional capacitance electrode 14 and the anodic oxide film 2
5, a gate insulating film 15 as a first insulating film is formed on the entire surface of the substrate 11. A channel layer 16 made of a-Si is formed above the gate bus line 5 on the gate insulating film 15 (FIG. 3B), and a source electrode 17 and a drain electrode 18 are formed on both sides of the channel layer 16. Each is formed (FIG. 3C). The source electrode 17 and the drain electrode 18 are patterned simultaneously with the source bus wiring. The source electrode 17, the drain electrode 18, and the source bus wiring are made of metal such as Ta, Mo, and Al. Thus, the TFT 1 is completed.

【0015】次に、TFT1が形成された基板11上の
全面に、第2の絶縁膜である保護膜20が形成される。
次に、ドレイン電極18上の保護膜20にはコンタクト
ホール26が形成される。更に、保護膜20上の全面に
透明導電膜が形成され、図2に示す絵素電極19の形状
にパターン化される(図3(d))。本実施例では、絵
素電極19は前述の図6の従来例より大きな面積で形成
されており、図2に示すように、絵素電極19とソース
バス配線4とは互いに平面視では接するように形成され
ている。このように絵素電極19の面積を大きくして
も、絵素電極19とソースバス配線4とは保護膜20に
よって電気的に離隔されている。また、絵素電極19の
端部はコンタクトホール26上にも形成され、従って、
絵素電極19はドレイン電極18にコンタクトホール2
6を介して電気的に接続されている。更に、絵素電極1
9は付加容量電極14上にも重畳され、絵素電極19と
付加容量電極14との間には、前述のゲート絶縁膜15
及び保護膜20が挟まれている。付加容量3は付加容量
電極14と絵素電極19との間に形成されている。以上
により、本実施例のアクティブマトリクス基板が完成す
る。
Next, a protective film 20 as a second insulating film is formed on the entire surface of the substrate 11 on which the TFT 1 is formed.
Next, a contact hole 26 is formed in the protective film 20 on the drain electrode 18. Further, a transparent conductive film is formed on the entire surface of the protective film 20, and is patterned into the shape of the pixel electrode 19 shown in FIG. 2 (FIG. 3D). In the present embodiment, the picture element electrode 19 is formed with a larger area than the conventional example shown in FIG. 6, and as shown in FIG. 2, the picture element electrode 19 and the source bus wiring 4 are in contact with each other in plan view. Is formed. Even if the area of the picture element electrode 19 is increased, the picture element electrode 19 and the source bus line 4 are electrically separated by the protective film 20. The end of the pixel electrode 19 is also formed on the contact hole 26,
The pixel electrode 19 is provided in the contact hole 2 in the drain electrode 18.
6 are electrically connected. Furthermore, the picture element electrode 1
9 is also superimposed on the additional capacitance electrode 14, and between the pixel electrode 19 and the additional capacitance electrode 14, the gate insulating film 15 described above is formed.
And the protective film 20 are sandwiched. The additional capacitance 3 is formed between the additional capacitance electrode 14 and the picture element electrode 19. As described above, the active matrix substrate of this embodiment is completed.

【0016】基板11に対向する基板21上には対向電
極22及び遮光用のブラックストライプ23が形成され
ている。基板11及び21の間には液晶層24が封入さ
れ、液晶表示装置が完成する。この液晶表示装置の等価
回路図は、前述の図5と同様である。
A counter electrode 22 and a light-shielding black stripe 23 are formed on a substrate 21 facing the substrate 11. A liquid crystal layer 24 is sealed between the substrates 11 and 21 to complete a liquid crystal display device. The equivalent circuit diagram of this liquid crystal display device is the same as that of FIG.

【0017】本実施例のアクティブマトリクス基板で
は、絵素電極19と付加容量電極14との間に、ゲート
絶縁膜15及び保護膜20の2層の絶縁膜が形成されて
いるので、絵素電極19と付加容量電極14との間に短
絡が生じ難くなっている。
In the active matrix substrate of the present embodiment, since two insulating films of the gate insulating film 15 and the protective film 20 are formed between the picture element electrode 19 and the additional capacitance electrode 14, the picture element electrode Short-circuiting between 19 and the additional capacitance electrode 14 is unlikely to occur.

【0018】また、本実施例では、図2に示すように、
絵素電極19はソースバス配線4に平面視で接するよう
に形成されているので、本実施例のアクティブマトリク
ス基板を用いた表示装置の開口率は大きくなっている。
図4に本実施例のアクティブマトリクス基板を用いた表
示装置の開口部を示す。比較のために、前述の図6の基
板を用いた表示装置の開口部を図8に示す。図6及び図
8に於て、斜線を施していない部分が開口部である。そ
れぞれの開口部は対向基板21上に形成されたブラック
ストライプ23の開口部によって規定される。ブラック
ストライプ23の開口部は、アクティブマトリクス基板
及び対向基板の貼り合わせの際の位置ずれを考慮して、
絵素電極19より小さく形成されている。本実施例では
絵素電極19の面積が大きいので、ブラックストライプ
23の開口部の面積も大きくすることができる。図6及
び図8の比較から、本実施例のアクティブマトリクス基
板を用いた表示装置の開口率は、従来の表示装置の開口
率より大きくなっていることが分かる。
In this embodiment, as shown in FIG.
Since the picture element electrode 19 is formed so as to be in contact with the source bus wiring 4 in plan view, the aperture ratio of the display device using the active matrix substrate of this embodiment is large.
FIG. 4 shows an opening of a display device using the active matrix substrate of this embodiment. For comparison, FIG. 8 shows an opening of a display device using the above-described substrate of FIG. In FIGS. 6 and 8, the portions not shaded are openings. Each opening is defined by an opening of the black stripe 23 formed on the counter substrate 21. The opening of the black stripe 23 is formed in consideration of a displacement at the time of bonding the active matrix substrate and the counter substrate.
It is formed smaller than the picture element electrode 19. In this embodiment, since the area of the pixel electrode 19 is large, the area of the opening of the black stripe 23 can be increased. From a comparison between FIG. 6 and FIG. 8, it can be seen that the aperture ratio of the display device using the active matrix substrate of this embodiment is larger than that of the conventional display device.

【0019】[0019]

【発明の効果】本発明のアクティブマトリクス基板で
は、付加容量を構成する絵素電極と付加容量電極との間
に2層の絶縁膜が形成されているので、付加容量が絵素
電極の領域で付加容量電極と付加容量配線との2層で構
成される場合においても、絵素電極と付加容量電極との
間に短絡が生じ難くなる。また、薄膜トランジスタ上を
覆う保護膜の上に絵素電極を設ける構造をとるので、絵
素電極とソースバス配線は保護膜によって電気的に離隔
されており、絵素電極をソースバス配線に規制されるこ
となく形成することができる。このため、絵素電極の面
積を充分に大きくとって、開口率を大きくすることが可
能となる。
According to the active matrix substrate of the present invention, since the two-layer insulating film is formed between the picture element electrode forming the additional capacity and the additional capacity electrode, the additional capacity is formed in the area of the picture element electrode. Even in the case of the two-layer structure of the additional capacitance electrode and the additional capacitance wiring, a short circuit hardly occurs between the picture element electrode and the additional capacitance electrode. Also, on the thin film transistor
Since the pixel electrode is provided on the overlying protective film,
The element electrodes and the source bus wiring are electrically separated by a protective film
Pixel electrodes are restricted by source bus wiring.
It can be formed without any problem. Therefore, the surface of the pixel electrode
Product can be made sufficiently large to increase the aperture ratio.
It works.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明のアクティブマトリクス基板の一実施例
を用いたアクティブマトリクス表示装置の断面図であ
る。
FIG. 1 is a cross-sectional view of an active matrix display device using one embodiment of an active matrix substrate of the present invention.

【図2】図1のアクティブマトリクス表示装置を構成す
るアクティブマトリクス基板の平面図である。
FIG. 2 is a plan view of an active matrix substrate included in the active matrix display device of FIG.

【図3】図2のアクティブマトリクス基板の製造工程を
示す図である。
FIG. 3 is a view illustrating a manufacturing process of the active matrix substrate of FIG. 2;

【図4】図2のアクティブマトリクス基板を用いたアク
ティブマトリクス表示装置の開口部を示す平面図であ
る。
FIG. 4 is a plan view showing an opening of an active matrix display device using the active matrix substrate of FIG. 2;

【図5】本発明及び従来のアクティブマトリクス表示装
置の等価回路図である。
FIG. 5 is an equivalent circuit diagram of the present invention and a conventional active matrix display device.

【図6】従来のアクティブマトリクス基板の平面図であ
る。
FIG. 6 is a plan view of a conventional active matrix substrate.

【図7】図6のアクティブマトリクス基板を用いたアク
ティブマトリクス表示装置の断面図である。
7 is a cross-sectional view of an active matrix display device using the active matrix substrate of FIG.

【図8】図7のアクティブマトリクス表示装置の開口部
を示す平面図である。
8 is a plan view showing an opening of the active matrix display device of FIG. 7;

【符号の説明】[Explanation of symbols]

1 TFT 2 絵素容量 3 付加容量 4 ソースバス配線 5 ゲートバス配線 11,21 絶縁性基板 13 付加容量配線 14 付加容量電極 15 ゲート絶縁膜 16 チャネル層 17 ソース電極 18 ドレイン電極 19 絵素電極 20 保護膜 22 対向電極 23 ブラックストライプ 24 液晶層 Reference Signs List 1 TFT 2 picture element capacity 3 additional capacity 4 source bus wiring 5 gate bus wiring 11 and 21 insulating substrate 13 additional capacity wiring 14 additional capacity electrode 15 gate insulating film 16 channel layer 17 source electrode 18 drain electrode 19 picture element electrode 20 protection Film 22 counter electrode 23 black stripe 24 liquid crystal layer

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】絶縁性基板上にマトリクス状に配列された
絵素電極と、該絵素電極と電気的に接続される薄膜トラ
ンジスタと、該絵素電極との間で付加容量を形成するた
めの付加容量電極と、該付加容量電極間を電気的に接続
する付加容量配線とを有するアクティブマトリクス基板
であって、 該付加容量電極及び該付加容量配線が該絵素電極の領域
で積層されると共に、積層された該付加容量電極及び該
付加容量配線が該絵素電極との間に第1の絶縁膜及び第
2の絶縁膜を挟んでなり、且つ、該第1の絶縁膜が該薄
膜トランジスタのゲート絶縁膜であり、該第2の絶縁膜
が該薄膜トランジスタ上を覆う保護膜であるアクティブ
マトリクス基板。
1. A pixel electrode arranged in a matrix on an insulating substrate, and a thin film transistor electrically connected to the pixel electrode.
An active matrix substrate having a transistor, an additional capacitance electrode for forming an additional capacitance between the picture element electrode, and an additional capacitance wiring for electrically connecting the additional capacitance electrode, The electrode and the additional capacitance line are stacked in the pixel electrode region, and the stacked additional capacitance electrode and the additional capacitance line are disposed between the pixel electrode and the first insulating film and the second insulating film. A first insulating film interposed between the thin films;
A gate insulating film of the film transistor, wherein the second insulating film
Is an active matrix substrate which is a protective film covering the thin film transistor .
JP2752991A 1991-02-21 1991-02-21 Active matrix substrate Expired - Lifetime JP2702294B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2752991A JP2702294B2 (en) 1991-02-21 1991-02-21 Active matrix substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2752991A JP2702294B2 (en) 1991-02-21 1991-02-21 Active matrix substrate

Publications (2)

Publication Number Publication Date
JPH04265945A JPH04265945A (en) 1992-09-22
JP2702294B2 true JP2702294B2 (en) 1998-01-21

Family

ID=12223647

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2752991A Expired - Lifetime JP2702294B2 (en) 1991-02-21 1991-02-21 Active matrix substrate

Country Status (1)

Country Link
JP (1) JP2702294B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194742A (en) * 2010-03-10 2011-09-21 三星移动显示器株式会社 Array substrate of liquid crystal display and fabrication method thereof

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3098345B2 (en) * 1992-12-28 2000-10-16 富士通株式会社 Thin film transistor matrix device and method of manufacturing the same
US5621556A (en) * 1994-04-28 1997-04-15 Xerox Corporation Method of manufacturing active matrix LCD using five masks
JPH0843860A (en) * 1994-04-28 1996-02-16 Xerox Corp Electrically separated pixel element in low-voltage driven active matrix liquid crystal display
US5682211A (en) * 1994-04-28 1997-10-28 Xerox Corporation Integrated dark matrix for an active matrix liquid crystal display with pixel electrodes overlapping gate data lines
KR100289510B1 (en) 1997-05-26 2001-05-02 다니구찌 이찌로오, 기타오카 다카시 TFT array board and liquid crystal display device using it
KR100796749B1 (en) 2001-05-16 2008-01-22 삼성전자주식회사 A thin film transistor array substrate for a liquid crystal display
US20040174483A1 (en) 2003-03-07 2004-09-09 Yayoi Nakamura Liquid crystal display device having auxiliary capacitive electrode
JP2009180981A (en) * 2008-01-31 2009-08-13 Mitsubishi Electric Corp Active matrix substrate, and manufacturing method therefor

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58203486A (en) * 1982-05-24 1983-11-26 株式会社日立製作所 Display panel
JPS6097385A (en) * 1983-11-01 1985-05-31 セイコーインスツルメンツ株式会社 Thin film transistor substrate for liquid crystal display
JP2602255B2 (en) * 1987-11-27 1997-04-23 株式会社日立製作所 Liquid crystal display device and driving method thereof
JPH0812356B2 (en) * 1988-06-29 1996-02-07 シャープ株式会社 Active type liquid crystal display element
JP2778712B2 (en) * 1988-12-05 1998-07-23 株式会社東芝 Thin film transistor array
JPH02250038A (en) * 1989-03-23 1990-10-05 Seiko Instr Inc Thin film transistor array

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194742A (en) * 2010-03-10 2011-09-21 三星移动显示器株式会社 Array substrate of liquid crystal display and fabrication method thereof
CN102194742B (en) * 2010-03-10 2015-11-25 三星显示有限公司 The array base palte of liquid crystal display and manufacture method thereof

Also Published As

Publication number Publication date
JPH04265945A (en) 1992-09-22

Similar Documents

Publication Publication Date Title
US4778258A (en) Protective tab structure for use in the fabrication of matrix addressed thin film transistor liquid crystal displays
JPS6045219A (en) Active matrix type display device
JPH1010548A (en) Active matrix substrate and its production
JPH0816756B2 (en) Transmissive active matrix liquid crystal display device
JPH01217325A (en) Liquid crystal display device
JPH10319431A (en) Thin film transistor array substrate
JP2900662B2 (en) Thin film transistor array
JP2702294B2 (en) Active matrix substrate
JPH05243333A (en) Thin film field-effect transistor substrate
JPH04335617A (en) Active matrix substrate
JPH04313729A (en) Liquid crystal display device
JPH07113728B2 (en) Active matrix substrate
JP3231410B2 (en) Thin film transistor array and method of manufacturing the same
JPH0820643B2 (en) Active matrix display
JP2687967B2 (en) Liquid crystal display
JP3059783B2 (en) Liquid crystal display
JPH06148616A (en) Liquid crystal display panel
JP3218308B2 (en) Liquid crystal display
JPH0618929A (en) Production of active matrix substrate
JPH05257161A (en) Active matrix substrate
JP2533953B2 (en) Active matrix substrate
JPH0618928A (en) Active matrix substrate
JP2895698B2 (en) Active matrix substrate
JP3370463B2 (en) Matrix display device
JP3406292B2 (en) Liquid crystal display

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19970911

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071003

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081003

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081003

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091003

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091003

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101003

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111003

Year of fee payment: 14

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111003

Year of fee payment: 14