JP3370463B2 - Matrix display device - Google Patents

Matrix display device

Info

Publication number
JP3370463B2
JP3370463B2 JP31982794A JP31982794A JP3370463B2 JP 3370463 B2 JP3370463 B2 JP 3370463B2 JP 31982794 A JP31982794 A JP 31982794A JP 31982794 A JP31982794 A JP 31982794A JP 3370463 B2 JP3370463 B2 JP 3370463B2
Authority
JP
Japan
Prior art keywords
pixel electrode
electrode
pixel
display device
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP31982794A
Other languages
Japanese (ja)
Other versions
JPH08179363A (en
Inventor
宏憲 青木
直紀 中川
厚志 遠藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP31982794A priority Critical patent/JP3370463B2/en
Publication of JPH08179363A publication Critical patent/JPH08179363A/en
Application granted granted Critical
Publication of JP3370463B2 publication Critical patent/JP3370463B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、液晶表示装置などのマ
トリックス型表示装置に関する。さらに詳しくは、画素
電極とゲート電極線やソース電極線との平面的にみた間
隔を狭くして開口率および表示特性を向上させたマトリ
ックス型表示装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a matrix type display device such as a liquid crystal display device. More specifically, the present invention relates to a matrix-type display device in which a space between a pixel electrode and a gate electrode line or a source electrode line as viewed in plan is narrowed to improve aperture ratio and display characteristics.

【0002】[0002]

【従来の技術】マトリックス型表示装置は、通常2枚の
対向する基板のあいだに液晶などの表示材料が挟持さ
れ、この表示材料に選択的に電圧を印加するように構成
されている。前記2枚の基板の少なくとも一方には、マ
トリックス状に配列された透明性導電膜からなる画素電
極が設けられ、これらの画素電極ごとに選択的に電圧を
印加するための薄膜トランジスタ(以下、TFTとい
う)などのスイッチング素子およびその素子に信号を与
えるためのソース電極線、ゲート電極線が形成されてい
る。このスイッチング素子などが設けられた一方の基板
であるTFTアレイ基板の従来の構造の平面説明図およ
び断面説明図を図7〜8に示す。
2. Description of the Related Art A matrix type display device is usually constructed such that a display material such as a liquid crystal is sandwiched between two opposed substrates and a voltage is selectively applied to the display material. Pixel electrodes made of transparent conductive films arranged in a matrix are provided on at least one of the two substrates, and thin film transistors (hereinafter referred to as TFTs) for selectively applying a voltage to each of the pixel electrodes. ) And the like, and a source electrode line and a gate electrode line for giving a signal to the element are formed. 7 to 8 are plan explanatory views and sectional explanatory views of a conventional structure of a TFT array substrate which is one of the substrates provided with the switching element and the like.

【0003】図7〜8において、1はソース電極線、2
はゲート電極線、2aはゲート電極、3は保持容量電
極、4はゲート絶縁膜、5はノンドープアモルファスシ
リコンなどの半導体からなる活性層、6はエッチングス
トッパー用絶縁膜、7はリンドープアモルファスシリコ
ンなどからなるコンタクト層、8はドレイン電極、9は
ドレイン電極8に接続された透明性導電膜からなる画素
電極、10は保護膜、11、13はコンタクトホール、
12は保持容量絶縁膜、20は透明性絶縁基板である。
7 to 8, 1 is a source electrode line, 2 is
Is a gate electrode line, 2a is a gate electrode, 3 is a storage capacitor electrode, 4 is a gate insulating film, 5 is an active layer made of a semiconductor such as non-doped amorphous silicon, 6 is an insulating film for an etching stopper, 7 is phosphorus-doped amorphous silicon, etc. Contact layer, 8 is a drain electrode, 9 is a pixel electrode made of a transparent conductive film connected to the drain electrode 8, 10 is a protective film, 11 and 13 are contact holes,
Reference numeral 12 is a storage capacitor insulating film, and 20 is a transparent insulating substrate.

【0004】このようなTFTアレイ基板はつぎのよう
な工程により製造される。まず透明性絶縁基板20の表
面にITOなどからなる透明性導電膜により保持容量電
極3を形成する。ついで保持容量絶縁膜12を全面に形
成したのち、ゲート電極線2を保持容量電極3と接続す
るためのコンタクトホール13を形成し、Crなどでゲ
ート電極線2およびゲート電極2aを形成する。さらに
ITOなどの透明性導電膜により画素電極9を形成す
る。そしてゲート絶縁膜4、ノンドープアモルファスシ
リコン膜、エッチングストッパー用絶縁膜を連続成膜し
たのちパターン加工を行い、エッチングストッパー用絶
縁膜6を形成する。さらにリンドープアモルファスシリ
コン膜を形成したのちにコンタクトホール11を形成す
る。そして、Alなどの低抵抗材料を成膜したのちパタ
ーニングにより、ソース電極線1およびドレイン電極
8、さらにパターニングによりコンタクト層7、活性層
5を形成する。その結果、ドレイン電極8と画素電極9
がコンタクトホール11を介して導通を有し、画素電極
9と接続されたTFT15が形成される。このTFT1
5と画素電極9と保持容量16とがマトリックス状に形
成されることによりTFTアレイ基板を構成する。
Such a TFT array substrate is manufactured by the following steps. First, the storage capacitor electrode 3 is formed on the surface of the transparent insulating substrate 20 with a transparent conductive film made of ITO or the like. Next, a storage capacitor insulating film 12 is formed on the entire surface, a contact hole 13 for connecting the gate electrode line 2 to the storage capacitor electrode 3 is formed, and the gate electrode line 2 and the gate electrode 2a are formed of Cr or the like. Further, the pixel electrode 9 is formed of a transparent conductive film such as ITO. Then, a gate insulating film 4, a non-doped amorphous silicon film, and an insulating film for an etching stopper are continuously formed, and then pattern processing is performed to form an insulating film 6 for an etching stopper. Further, after forming the phosphorus-doped amorphous silicon film, the contact hole 11 is formed. Then, the source electrode line 1 and the drain electrode 8 are formed by patterning a low resistance material such as Al, and then the contact layer 7 and the active layer 5 are formed by patterning. As a result, the drain electrode 8 and the pixel electrode 9
Is conducted through the contact hole 11, and the TFT 15 connected to the pixel electrode 9 is formed. This TFT1
The TFT array substrate is formed by forming the pixel electrodes 9, the pixel electrodes 9, and the storage capacitors 16 in a matrix.

【0005】このように構成されるTFTアレイ基板
に、カラーフィルタや透明導電膜などを有する対向電極
基板をそのあいだに液晶などの表示材料を挟持して対向
させ、マトリックス型表示装置を構成する。
A matrix type display device is constructed by sandwiching a display material such as liquid crystal between the counter electrode substrate having a color filter and a transparent conductive film so as to face the TFT array substrate thus constructed.

【0006】[0006]

【発明が解決しようとする課題】従来のマトリックス型
表示装置のうち、画素電極9がゲート電極線2およびゲ
ート電極2aと同一層(レイヤー)に形成されるものに
ついては、画素電極9がマスク露光によるフォトリソグ
ラフィにより形成されるため、フォトリソグラフィの位
置ずれによる画素電極の位置ずれが発生する。一方、画
素電極とゲート電極線が同一平面上で重なりを生じる
と、信号の短絡が発生し、表示不良の原因となる。した
がって、位置ずれが生じても画素電極とゲート電極線と
の重なりが起こらないように、ゲート電極線から、マス
クずれのマージンを考慮した分の間隔をあけた位置にな
るように設計を行う。
In the conventional matrix type display device in which the pixel electrode 9 is formed in the same layer as the gate electrode line 2 and the gate electrode 2a, the pixel electrode 9 is exposed by mask exposure. Since it is formed by photolithography, the pixel electrodes are displaced due to the displacement of the photolithography. On the other hand, when the pixel electrode and the gate electrode line overlap each other on the same plane, a signal short circuit occurs, which causes display failure. Therefore, in order to prevent the pixel electrode and the gate electrode line from overlapping with each other even if the position shift occurs, the gate electrode line is designed to be spaced from the gate electrode line in consideration of the margin of the mask shift.

【0007】このような間隔は画素電極の面積を減少さ
せる一方、画素電極外を通過もしくは反射する光は表示
品質を落とすため、画素電極外の領域は、通常対向基板
もしくはTFTアレイ基板上に設けられた遮光膜により
光を遮断する。このような遮光膜は画素内の光の透過エ
リアいわゆる開口率を減少させ、表示品質の向上を妨げ
る原因となる。したがって、前記に示すようなフォトリ
ソグラフィの位置ずれマージンを考慮した画素電極面積
の減少は、開口率の減少すなわち表示品位の低下につな
がっている。
Since such an interval reduces the area of the pixel electrode, the light passing through or reflected outside the pixel electrode deteriorates the display quality. Therefore, the area outside the pixel electrode is usually provided on the counter substrate or the TFT array substrate. Light is blocked by the light-shielding film thus formed. Such a light-shielding film reduces a light transmission area in a pixel, that is, a so-called aperture ratio, and becomes a cause of hindering improvement of display quality. Therefore, the reduction of the pixel electrode area in consideration of the positional deviation margin of the photolithography as described above leads to the reduction of the aperture ratio, that is, the display quality.

【0008】画素電極がソース電極線と同一層にあるば
あいも前記と同様に、ソース電極線と画素電極との短絡
が発生しないようフォトリソグラフィの位置ずれを考慮
した間隔を設けることから画素電極面積の減少、すなわ
ち開口率の低下の原因となっている。
Even when the pixel electrode is in the same layer as the source electrode line, the pixel electrode is provided with an interval in consideration of the positional deviation of photolithography so that a short circuit between the source electrode line and the pixel electrode does not occur in the same manner as described above. This is a cause of reduction in area, that is, reduction in aperture ratio.

【0009】このような開口率の低下を防止する手段と
して、たとえば特開平4−37822号公報には、前記
のようなフォトリソグラフィの位置ずれを考慮した間隙
をなくしたマトリックス型表示装置が開示されている。
その構造を図9〜10に図7〜8と同様の図で同じ符号
を用いて示す。
As a means for preventing such a decrease in aperture ratio, for example, Japanese Patent Application Laid-Open No. 4-37822 discloses a matrix type display device which eliminates the above-mentioned gap in consideration of the positional deviation of photolithography. ing.
Its structure is shown in FIGS. 9-10 in the same view as FIGS. 7-8 with the same reference numerals.

【0010】この例では、透明性絶縁基板20上にゲー
ト電極線2そしてソース電極線1を形成後、画素電極9
をパターニングするのに光が照射された箇所のレジスト
がのこるいわゆるネガ形レジストを用いて、これら電極
線1、2をマスクとして使用し、透明性絶縁基板20の
裏面側からの露光により画素電極9をパターニングし、
画素電極9とゲート、ソース各電極線2、1との間隔を
なくするか、もしくは小さくする方法が示されている。
In this example, after the gate electrode line 2 and the source electrode line 1 are formed on the transparent insulating substrate 20, the pixel electrode 9 is formed.
By using a so-called negative resist in which the resist in the area irradiated with light is patterned for patterning, the electrode lines 1 and 2 are used as a mask, and the pixel electrode 9 is exposed by exposure from the back surface side of the transparent insulating substrate 20. Pattern the
A method of eliminating or reducing the interval between the pixel electrode 9 and each of the gate and source electrode lines 2 and 1 is shown.

【0011】しかし、この例では、ゲート電極線、ソー
ス電極線、ドレイン電極をマスクとして使用して裏面露
光により画素電極をパターニングするため、画素電極は
ゲート電極線やソース電極線などを形成したのちの最後
の工程で形成されなければならない。そのため、保持容
量の一方の電極を画素電極と共用し、他方の保持容量電
極を基板上に形成するようなばあい、そのあいだの絶縁
膜が厚くなり、保持容量の容量値が小さくなるという問
題がある。
However, in this example, since the pixel electrode is patterned by backside exposure using the gate electrode line, the source electrode line and the drain electrode as a mask, the pixel electrode is formed with the gate electrode line and the source electrode line. It has to be formed in the last step. Therefore, when one electrode of the storage capacitor is shared with the pixel electrode and the other storage capacitor electrode is formed on the substrate, the insulating film between them becomes thick and the capacitance value of the storage capacitor becomes small. There is.

【0012】さらに、この例ではTFT部と画素電極と
を接続するドレイン電極について、光を透過しない通常
の金属材料を用いたばあい、画素電極のパターニング時
に、ドレイン電極と重なる箇所のレジストが残留せず、
エッチング時に画素電極が消失する。つまり画素電極と
トランジスタ部の導通箇所(コンタクトエリア)がなく
なってしまう。以上の理由からドレイン電極は透過性を
有する導電体膜である必要がある。したがって、ドレイ
ン電極として使用する材質が制限されるため、通常ソー
ス電極線あるいはドレイン電極に用いられるAlやTa
などの低抵抗材料を使用することができない。したがっ
て、プロセスおよび製法上に制約があるだけでなく、ド
レインが高抵抗であるために表示品位を劣化させるとい
う問題もある。
Further, in this example, when a normal metal material that does not transmit light is used for the drain electrode connecting the TFT section and the pixel electrode, the resist at the portion overlapping the drain electrode remains when the pixel electrode is patterned. Without
The pixel electrode disappears during etching. That is, there is no conductive area (contact area) between the pixel electrode and the transistor portion. For the above reasons, the drain electrode needs to be a conductive film having transparency. Therefore, since the material used for the drain electrode is limited, Al or Ta which is usually used for the source electrode line or the drain electrode is used.
It is not possible to use low resistance materials such as. Therefore, there is a problem that not only the process and the manufacturing method are restricted but also the display quality is deteriorated due to the high resistance of the drain.

【0013】本発明のマトリックス型表示装置は上記の
ような従来の問題を解決するためになされたもので、画
素電極の面積の減少を最大限に抑え、画素開口部を増加
させることにより、表示品位の向上を図るとともに、他
の表示特性を劣化させないマトリックス型表示装置を実
現することを目的としている。
The matrix type display device of the present invention has been made in order to solve the above-mentioned conventional problems. The reduction of the area of the pixel electrode is suppressed to the maximum and the pixel opening is increased to display It is an object of the present invention to improve the quality and realize a matrix type display device which does not deteriorate other display characteristics.

【0014】[0014]

【0015】[0015]

【0016】[0016]

【0017】本発明のマトリックス型表示装置は、透明
の絶縁基板上に並設された複数のゲート電極線、該ゲー
ト電極線と絶縁膜を介し交差する複数のソース電極線、
前記ゲート電極線およびソース電極線の交差部にそれぞ
れ設けられる薄膜トランジスタ、および該薄膜トランジ
スタに接続される透明電極からなる画素電極を有するマ
トリックス型表示装置であって、前記画素電極が絶縁膜
を介した第1の画素電極と第2の画素電極の2層からな
り、第1の画素電極は前記ゲート電極線またはソース電
極線と同一の層に形成され、第2の画素電極はゲート電
極線およびソース電極線それぞれと絶縁物を介して
なる層に形成され、かつ、第1の画素電極より大きい面
積に形成されている。
The matrix type display device of the present invention comprises a plurality of gate electrode lines arranged in parallel on a transparent insulating substrate, a plurality of source electrode lines intersecting with the gate electrode lines through an insulating film,
A matrix type display device having a thin film transistor provided at each intersection of the gate electrode line and the source electrode line, and a pixel electrode formed of a transparent electrode connected to the thin film transistor, wherein the pixel electrode has an insulating film interposed therebetween. It is composed of two layers of a first pixel electrode and a second pixel electrode, and the first pixel electrode is the gate electrode line or the source electrode.
Are formed in the same layer as the polar, the second pixel electrode are formed on different <br/> comprising layers through respective with the insulator of the gate electrode line and the source electrode line, and, from the first pixel electrode It is formed in a large area.

【0018】また、第2の画素電極は、前記ゲート電極
線とソース電極線とのあいだに2層以上の多層膜で形成
された絶縁膜のあいだに形成されてもよいし、保護膜の
表面上であって最上層に形成されてもよい。
Further, the second pixel electrode may be formed between the insulating film formed by two or more layers of the multilayer film in between and the gate electrode line and the source electrode line, the surface of the protective film It may be formed on the uppermost layer .

【0019】[0019]

【0020】また、本発明のマトリックス型表示装置
は、透明の絶縁基板上に並設された複数のゲート電極
線、該ゲート電極線上に設けられた絶縁膜を介し交差す
る複数のソース電極線、前記ゲート電極線およびソース
電極線の交差部にそれぞれ設けられる薄膜トランジス
タ、および該薄膜トランジスタに導体または容量を介し
て接続され、絶縁物を介した透明電極からなる層の画
素電極を有するマトリックス型表示装置であって、前記
画素電極の少なくとも1層がソース電極線の上層に設け
られた保護膜より上の最上層に形成されている。また、
ゲート電極材料がTaであってもよい。
Further , the matrix type display device of the present invention has a plurality of gate electrode lines arranged in parallel on a transparent insulating substrate and a plurality of source electrode lines intersecting with each other through an insulating film provided on the gate electrode lines. A matrix type display having thin film transistors provided at the intersections of the gate electrode lines and the source electrode lines, and two layers of pixel electrodes formed of transparent electrodes connected to the thin film transistors via conductors or capacitors via an insulator. a device, provided in the upper layer of the at least one layer pixel over the scan electrode lines of the pixel electrode
It is formed on the uppermost layer above the protective film . Also,
The gate electrode line material may be Ta.

【0021】[0021]

【0022】[0022]

【0023】[0023]

【0024】本発明のマトリックス型表示装置によれ
ば、画素電極が少なくとも2層で形成され、少なくとも
第2の画素電極がゲート電極線およびソース電極線
れぞれと絶縁物を介して異なる層に形成され、第1の画
素電極より大きく形成されているため、第1の画素電極
がゲート電極線などとの接触を避けるために小さく形成
されていても、第2画素電極がこれをカバーして開口率
を向上させることができる。また第1の画素電極により
保持容量の一方の電極を兼ねることにより、保持容量の
他方の電極が基板上に設けられていても、保持容量絶縁
膜が厚くなりすぎることがなく、小さな面積で大きな保
持容量がえられる。
According to the matrix type display device of the present invention, the pixel electrode is formed of at least two layers, their <br/> respectively with the insulator of the at least the second pixel electrode is the gate electrode line and the source electrode line Since the first pixel electrode is formed in a different layer with a larger size than the first pixel electrode, the second pixel electrode is formed even if the first pixel electrode is formed small to avoid contact with a gate electrode line or the like. Can cover this and improve the aperture ratio. In addition, since the first pixel electrode also serves as one electrode of the storage capacitor, even if the other electrode of the storage capacitor is provided on the substrate, the storage capacitor insulating film does not become too thick, and a large area can be obtained with a small area. Storage capacity can be obtained.

【0025】また、第2の画素電極を2層以上の絶縁膜
のあいだに設けることにより、画素電極が両面から保護
されるとともに第1の画素電極とも近く電気的接続をと
り易い。また、保護膜上の最上層に設けても第1の画素
電極と導通もしくは容量結合して液晶層への作用を大き
くすることができる。
Further, by providing the second pixel electrode in between the two or more layers of insulating films, easily takes first with the pixel electrode near the electrical connection with the pixel electrode is protected from both sides. Further, even if it is provided on the uppermost layer on the protective film, it can be conducted or capacitively coupled with the first pixel electrode to increase the action on the liquid crystal layer.

【0026】[0026]

【0027】また、画素電極の少なくとも1層が保護
を介してソース電極線よりも上に形成されているので、
ゲート電極線とソース電極線とで囲まれる範囲一杯に形
成することができ、開口率が向上する。また、製造プロ
セスが簡単になり、液晶層への作用も大きくすることが
できる。
Further, since it is formed above the source electrode line, at least one layer via the protective film of the pixel electrode,
The gate electrode lines and the source electrode lines can be formed so as to fill the entire area surrounded by them, and the aperture ratio is improved. Further, the manufacturing process is simplified and the action on the liquid crystal layer can be increased.

【0028】[0028]

【実施例】つぎに、本発明のマトリックス型表示装置を
図面を参照しながら説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, a matrix type display device of the present invention will be described with reference to the drawings.

【0029】[実施例1]図1は本発明のマトリックス
型表示装置の実施例1の画素部の平面説明図、図2はそ
のA−A線断面説明図である。
[Embodiment 1] FIG. 1 is a plan view of a pixel portion of a matrix type display device according to a first embodiment of the present invention, and FIG. 2 is a sectional view taken along line AA.

【0030】図1〜2において、1はソース電極線、2
はゲート電極線、2aはゲート電極、3は保持容量電
極、4a、4bはそれぞれゲート絶縁膜を構成する第1
の絶縁膜、第2の絶縁膜、5はノンドープアモルファス
シリコンなどの半導体からなる活性層、6はエッチング
ストッパー用絶縁膜、7はリンドープアモルファスシリ
コンなどからなるコンタクト層、8はドレイン電極で、
これらによりTFT15が形成されている。9はドレイ
ン電極8に接続される画素電極、10は保護膜、11は
コンタクトホール、20は透明性絶縁基板で、第1のゲ
ート絶縁膜4aが保持容量電極3上にも形成され、保持
容量絶縁膜も兼ねている。
1-2, 1 is a source electrode line, 2
Is a gate electrode line, 2a is a gate electrode, 3 is a storage capacitor electrode, 4a and 4b are first gate insulating films, respectively.
Insulating film, second insulating film, 5 is an active layer made of a semiconductor such as non-doped amorphous silicon, 6 is an insulating film for etching stopper, 7 is a contact layer made of phosphorus-doped amorphous silicon, and 8 is a drain electrode.
The TFT 15 is formed by these. Reference numeral 9 is a pixel electrode connected to the drain electrode 8, 10 is a protective film, 11 is a contact hole, 20 is a transparent insulating substrate, and the first gate insulating film 4a is formed on the storage capacitor electrode 3 as well. Also serves as an insulating film.

【0031】このTFT15、画素電極9、保持容量1
6とによりマトリックス型表示装置の一方の基板である
TFTアレイ基板の1画素分を構成し、これらがTFT
アレイ基板上にマトリックス状に形成され、これらのあ
いだに前述のソース電極線1およびゲート電極線2が縦
横に形成されている。なお、保持容量16は保持容量電
極3と第1の絶縁膜4aの一部と画素電極9の一部とか
らなっている。
The TFT 15, the pixel electrode 9, the storage capacitor 1
6 together constitutes one pixel of the TFT array substrate which is one substrate of the matrix type display device, and these are TFTs.
The source electrode lines 1 and the gate electrode lines 2 are formed in a matrix on the array substrate, and the source electrode lines 1 and the gate electrode lines 2 are vertically and horizontally formed between them. The storage capacitor 16 includes the storage capacitor electrode 3, a part of the first insulating film 4 a, and a part of the pixel electrode 9.

【0032】平面的にみてゲート電極線2とソース電極
線1に囲まれる領域に画素電極9が形成されるが、この
画素電極9は第1の絶縁膜4aと第2の絶縁膜4bとに
より挟持されており、ゲート電極線2およびソース電極
線1とは共に異なる平面上に形成されている。また、画
素電極9は第2の絶縁膜4bに設けられたコンタクトホ
ール11を介してドレイン電極8と導通を有している。
A pixel electrode 9 is formed in a region surrounded by the gate electrode line 2 and the source electrode line 1 in plan view. The pixel electrode 9 is formed by the first insulating film 4a and the second insulating film 4b. It is sandwiched and is formed on a plane different from that of the gate electrode line 2 and the source electrode line 1. The pixel electrode 9 is electrically connected to the drain electrode 8 through the contact hole 11 provided in the second insulating film 4b.

【0033】なお、この例ではゲート電極2aおよびゲ
ート電極線2と保持容量電極3とが同じ層で基板上に設
けられたが、前述の図8のように保持容量絶縁膜12上
にゲート電極2aおよびゲート電極線2を形成し、保持
容量電極3とゲート電極2aなどを異なる層に形成して
もよい。このばあい、保持容量の絶縁膜が保持容量絶縁
膜12と第1の絶縁膜4aとで構成されるため、これら
を合わせて所定の保持容量がえられるように、材料およ
び膜厚を設定することが好ましい。
In this example, the gate electrode 2a, the gate electrode line 2 and the storage capacitor electrode 3 are provided on the substrate in the same layer, but the gate electrode is formed on the storage capacitor insulating film 12 as shown in FIG. 2a and the gate electrode line 2 may be formed, and the storage capacitor electrode 3 and the gate electrode 2a may be formed in different layers. In this case, since the insulating film for the storage capacitor is composed of the storage capacitor insulating film 12 and the first insulating film 4a, the material and the film thickness are set so that a predetermined storage capacitor can be obtained by combining them. It is preferable.

【0034】このようなTFTアレイ基板はつぎのよう
な工程によって製造される。まず、透明性絶縁基板20
上にCr、Al、Taなどの低抵抗金属を成膜し、ゲー
ト電極線2およびゲート電極2aとなるパターンを形成
する。つぎにITO、酸化スズ、酸化インジウムなどの
透明性導電材からなる保持容量電極3を形成し、その上
に酸化ケイ素、チッ化ケイ素、酸化タンタル、酸化アル
ミニウムなどからなる保持容量絶縁膜およびゲート絶縁
膜用の第1の絶縁膜4aをCVD法などにより成膜す
る。そして、前述の透明性導電材を成膜後、フォトマス
クを用いたフォトリソグラフィにより画素電極9のパタ
ーニングを行う。
Such a TFT array substrate is manufactured by the following steps. First, the transparent insulating substrate 20
A low-resistance metal such as Cr, Al, or Ta is formed on the upper surface, and a pattern to be the gate electrode line 2 and the gate electrode 2a is formed. Next, a storage capacitor electrode 3 made of a transparent conductive material such as ITO, tin oxide or indium oxide is formed, and a storage capacitor insulating film made of silicon oxide, silicon nitride, tantalum oxide, aluminum oxide or the like and a gate insulating film are formed thereon. The first insulating film 4a for the film is formed by the CVD method or the like. Then, after forming the transparent conductive material described above, the pixel electrode 9 is patterned by photolithography using a photomask.

【0035】画素電極9の形成後、チッ化ケイ素、酸化
タンタル、酸化ケイ素などからなる第2の絶縁膜4bお
よびノンドープアモルファスシリコン(i−a−Si)
などの半導体層、チッ化ケイ素、酸化ケイ素などの絶縁
膜を順次CVD法などにより成膜したのち、パターニン
グによりエッチングストッパー用絶縁膜6を形成する。
After the pixel electrode 9 is formed, the second insulating film 4b made of silicon nitride, tantalum oxide, silicon oxide or the like and non-doped amorphous silicon (ia-Si).
After sequentially forming a semiconductor layer such as, and an insulating film such as silicon nitride and silicon oxide by a CVD method or the like, an insulating film 6 for an etching stopper is formed by patterning.

【0036】つぎにコンタクト層7を形成するため、リ
ンドープアモルファスシリコンを成膜したのち、パター
ン加工により画素電極9とドレイン電極8とを接続する
ためのコンタクトホール11を形成する。
Next, in order to form the contact layer 7, phosphorus-doped amorphous silicon is formed, and then a contact hole 11 for connecting the pixel electrode 9 and the drain electrode 8 is formed by patterning.

【0037】さらに、スパッタ法などによりソース電極
線1およびドレイン電極8を形成するためのCrおよび
Alを成膜し、パターニングする。さらに、このソース
電極線1およびドレイン電極8をマスクとして不要なリ
ンドープアモルファスシリコン層およびノンドープアモ
ルファスシリコン層を除去し、それぞれコンタクト層
7、活性層5とする。最後にチッ化ケイ素などの保護膜
10を形成し、TFTアレイ基板が完成する。このTF
Tアレイ基板とカラーフィルタや透明電極などが形成さ
れた対向電極基板とのあいだに液晶材料などの表示材料
を挟持することによりマトリックス型表示装置が形成さ
れる。
Further, Cr and Al for forming the source electrode line 1 and the drain electrode 8 are formed by a sputtering method or the like and patterned. Further, unnecessary phosphorus-doped amorphous silicon layer and non-doped amorphous silicon layer are removed by using the source electrode line 1 and the drain electrode 8 as a mask to form a contact layer 7 and an active layer 5, respectively. Finally, a protective film 10 such as silicon nitride is formed to complete the TFT array substrate. This TF
A matrix type display device is formed by sandwiching a display material such as a liquid crystal material between the T array substrate and a counter electrode substrate on which color filters and transparent electrodes are formed.

【0038】このように形成されたマトリックス型表示
装置においては、画素電極9がゲート電極線2およびソ
ース電極線1と異なる平面上に形成されているため、フ
ォトリソグラフィの位置合わせずれを考慮する必要がな
い。したがって、ゲート電極線2、ソース電極線1と画
素電極9の形成順序にかかわらず、また、ドレイン電極
8を構成する材質を考慮することなく、画素電極9の面
積を広げた開口率の高い表示装置をうることが可能とな
る。
In the matrix type display device thus formed, since the pixel electrode 9 is formed on a plane different from the gate electrode line 2 and the source electrode line 1, it is necessary to consider misalignment of photolithography. There is no. Therefore, regardless of the order of forming the gate electrode line 2, the source electrode line 1 and the pixel electrode 9, and without considering the material forming the drain electrode 8, a display having a wide area of the pixel electrode 9 and a high aperture ratio is displayed. It is possible to obtain the device.

【0039】なお、本実施例ではゲート絶縁膜4を2層
の絶縁膜4a、4bで構成したが、必ずしもゲート絶縁
膜4を多層膜にしなくても、要はゲート配線2とソース
配線1とのあいだに多層の絶縁膜が形成され、そのあい
だに画素電極が形成されればよい。
Although the gate insulating film 4 is composed of the two insulating films 4a and 4b in this embodiment, the gate insulating film 4 does not necessarily have to be a multi-layered film. It suffices that a multi-layered insulating film be formed between them and the pixel electrode be formed between them.

【0040】[実施例2]前記実施例1においては、画
素電極9を挟持する第1の絶縁膜4aおよび第2の絶縁
膜4bとして同一材料を用いたが、誘電率の異なる絶縁
膜を使用することにより、画素電極9と対向電極基板間
の電気的容量を任意に設定することが可能となる。たと
えば第1の絶縁膜4aとして、酸化タンタルなどの誘電
率の比較的高い材料を用い、第2の絶縁膜4bとして、
チッ化シリコン、酸化シリコンなどのシリコン化合物か
らなる絶縁膜を用いることにより、アモルファスシリコ
ン層、エッチングストッパー用絶縁膜との連続成膜が可
能となり、ゲート絶縁膜の厚膜化による容量の低下を極
力抑えつつ、連続成膜により膜の界面を正常に保つこと
ができ、良好なトランジスタ特性がえられるという効果
がある。
[Embodiment 2] In Embodiment 1, the same material is used as the first insulating film 4a and the second insulating film 4b sandwiching the pixel electrode 9, but insulating films having different dielectric constants are used. By doing so, it becomes possible to arbitrarily set the electric capacitance between the pixel electrode 9 and the counter electrode substrate. For example, as the first insulating film 4a, a material having a relatively high dielectric constant such as tantalum oxide is used, and as the second insulating film 4b,
By using an insulating film made of a silicon compound such as silicon nitride or silicon oxide, it is possible to continuously form an amorphous silicon layer and an insulating film for an etching stopper, and to reduce the capacitance by increasing the thickness of the gate insulating film as much as possible. The effect is that the film interface can be kept normal by continuous film formation while suppressing, and good transistor characteristics can be obtained.

【0041】[実施例3]図3および図4は本発明のマ
トリックス型表示装置の他の実施例のTFTアレイ基板
の一画素部分の平面説明図および断面説明図である。
[Embodiment 3] FIGS. 3 and 4 are a plan view and a cross-sectional view of one pixel portion of a TFT array substrate of another embodiment of the matrix type display device of the present invention.

【0042】図3〜4において、符号は図1〜2と同じ
部分を示し、9aは第1の画素電極、9bは第2の画素
電極である。本実施例は画素電極が第1の画素電極9a
と第2の画素電極9bとからなり、第1の画素電極9a
はゲート電極線2と同じ層に形成され、第2の画素電極
9bが第1の絶縁膜4aを介して異なる層に形成され、
第2の画素電極9bがソース電極線1とゲート電極線2
とで囲まれる領域一杯に形成されていることに特徴があ
る。すなわち、平面的にみてゲート電極線2とソース電
極線1に囲まれる領域に画素電極9a、9bが形成され
るが、第1の画素電極9aはゲート電極線2と同一平面
上でフォトリソグラフィの位置ずれを考慮して前記領域
より小さめに形成されている。一方、第2の画素電極9
bは前記領域一杯に形成され、開口率を向上させてい
る。また、ドレイン電極8は第1および第2の絶縁膜4
a、4bに設けられたコンタクトホール11を介して第
1の画素電極9aと導通を有している。さらに、第2の
画素電極9bも第1の絶縁膜4aに設けられたコンタク
トホール14を介して第1の画素電極9aと導通を有し
ている。
3 to 4, reference numerals indicate the same parts as in FIGS. 1 and 2, 9a is a first pixel electrode, and 9b is a second pixel electrode. In this embodiment, the pixel electrode is the first pixel electrode 9a.
And the second pixel electrode 9b, and the first pixel electrode 9a
Is formed in the same layer as the gate electrode line 2, the second pixel electrode 9b is formed in a different layer via the first insulating film 4a,
The second pixel electrode 9b is the source electrode line 1 and the gate electrode line 2
It is characterized in that it is formed in the area surrounded by and. That is, the pixel electrodes 9a and 9b are formed in a region surrounded by the gate electrode line 2 and the source electrode line 1 in plan view, but the first pixel electrode 9a is formed by photolithography on the same plane as the gate electrode line 2. It is formed to be smaller than the region in consideration of the positional deviation. On the other hand, the second pixel electrode 9
b is formed so as to fill the above area to improve the aperture ratio. In addition, the drain electrode 8 is formed of the first and second insulating films 4
It has electrical continuity with the first pixel electrode 9a through the contact holes 11 provided in a and 4b. Further, the second pixel electrode 9b is also electrically connected to the first pixel electrode 9a via the contact hole 14 provided in the first insulating film 4a.

【0043】本実施例によれば、第1の画素電極9aが
ゲート電極線2と同じ層に形成されていながら、フォト
リソグラフィの位置ずれを考慮した画素電極の小型化を
第2の画素電極9bでカバーし、開口率を高くすること
ができる。
According to this embodiment, while the first pixel electrode 9a is formed in the same layer as the gate electrode line 2, the pixel electrode is downsized in consideration of the positional deviation of photolithography. The aperture ratio can be increased by covering with.

【0044】このようなTFTアレイ基板はつぎのよう
な工程によって製造される。まず、透明性絶縁基板20
上に実施例1と同様の保持容量電極3および保持容量絶
縁膜12を形成し、コンタクトホール13を形成したの
ちCrなどを成膜し、ゲート配線2およびゲート電極2
aのパターンを形成する。さらに、実施例1と同様のI
TOなどの透光性導電材を成膜後、フォトマスクを用い
たフォトリソグラフィにより第1の画素電極9aを形成
する。つぎに第1の絶縁膜4aとして実施例1と同様の
チッ化ケイ素あるいは五酸化タンタルなどの絶縁膜をC
VD法などにより成膜する。そして、この絶縁膜中に導
通を取るためのコンタクトホール14を形成後、ITO
など前述の透光性導電材を成膜し、フォトマスクを用い
たフォトリソグラフィにより第2の画素電極9bのパタ
ーニングを行う。この第2の画素電極9bのパターニン
グは、前述のようにゲート電極線2とソース電極線1と
で囲まれる領域一杯になるように行う。
Such a TFT array substrate is manufactured by the following steps. First, the transparent insulating substrate 20
A storage capacitor electrode 3 and a storage capacitor insulating film 12 similar to those of the first embodiment are formed on the above, a contact hole 13 is formed, and then Cr or the like is formed.
The pattern a is formed. Furthermore, the same I as in the first embodiment is used.
After forming a transparent conductive material such as TO, the first pixel electrode 9a is formed by photolithography using a photomask. Next, as the first insulating film 4a, an insulating film similar to that of the first embodiment, such as silicon nitride or tantalum pentoxide, is used.
The film is formed by the VD method or the like. Then, after forming a contact hole 14 for establishing conduction in this insulating film, ITO is formed.
The aforementioned translucent conductive material is formed into a film, and the second pixel electrode 9b is patterned by photolithography using a photomask. The patterning of the second pixel electrode 9b is performed so as to fill the area surrounded by the gate electrode line 2 and the source electrode line 1 as described above.

【0045】第2の画素電極9bの形成後、第2の絶縁
膜4bとしてチッ化ケイ素など前述の絶縁材料およびノ
ンドープアモルファスシリコン(i−a−Si)などの
半導体層、チッ化ケイ素などの絶縁膜をCVD法などに
より成膜したのち、絶縁膜をパターニングしてエッチン
グストッパー用絶縁膜6を形成する。
After the second pixel electrode 9b is formed, the second insulating film 4b is used as the above-mentioned insulating material such as silicon nitride, a semiconductor layer such as non-doped amorphous silicon (ia-Si), or an insulating material such as silicon nitride. After forming the film by the CVD method or the like, the insulating film is patterned to form the insulating film 6 for etching stopper.

【0046】つぎにリンドープアモルファスシリコン層
などを成膜したのち、パターン加工により第1の画素電
極9aとドレイン電極8とを接続するためのコンタクト
ホール11を形成する。
Next, after forming a phosphorus-doped amorphous silicon layer or the like, a contact hole 11 for connecting the first pixel electrode 9a and the drain electrode 8 is formed by patterning.

【0047】さらに、スパッタ法などによりソース電極
線1およびドレイン電極8を形成するためのCrおよび
Alなどの金属材料を成膜しパターニングする。さら
に、このソース電極線1およびドレイン電極8をマスク
として不要なアモルファスシリコンなどの半導体層やリ
ンドープアモルファスシリコン半導体層などを除去し、
活性層5、コンタクト層7を形成する。最後にチッ化ケ
イ素などの保護膜10を形成し、TFTアレイ基板が完
成する。
Further, a metal material such as Cr and Al for forming the source electrode line 1 and the drain electrode 8 is formed into a film by the sputtering method and patterned. Further, unnecessary semiconductor layers such as amorphous silicon and phosphorus-doped amorphous silicon semiconductor layers are removed by using the source electrode line 1 and the drain electrode 8 as a mask,
The active layer 5 and the contact layer 7 are formed. Finally, a protective film 10 such as silicon nitride is formed to complete the TFT array substrate.

【0048】このように形成されたマトリックス型表示
装置においても、画素電極9a、9bとソース電極線1
またはゲート電極線2との同一平面に形成される第1の
画素電極9aを小さくパターニングし、異なる層に形成
される第2の画素電極9bを大きく形成することによ
り、短絡のおそれがなく画素電極を広げることが可能と
なる。また第1の画素電極9aが保持容量絶縁膜12の
直上に形成されるため、保持容量特性を低下させること
がない。
Also in the matrix type display device thus formed, the pixel electrodes 9a and 9b and the source electrode line 1 are formed.
Alternatively, by patterning the first pixel electrode 9a formed on the same plane as the gate electrode line 2 to a small size and forming the second pixel electrode 9b formed on a different layer to a large size, there is no risk of short-circuiting Can be expanded. Further, since the first pixel electrode 9a is formed right above the storage capacitor insulating film 12, the storage capacitor characteristic is not deteriorated.

【0049】本実施例では、第2の画素電極9bは第1
の絶縁膜4aの成膜後に形成されたため、第2の画素電
極9bの両面が絶縁膜で保護されるとともに、第1の画
素電極9aとのコンタクトも近いため両画素電極の接続
が容易で好ましい。しかし、たとえば保護膜10の成膜
後にコンタクトホールを形成し、さらに透明性導電材を
成膜し、パターニングを行うことにより第2の画素電極
9bを保護膜10の表面に形成しても同様の効果がえら
れる。
In the present embodiment, the second pixel electrode 9b is the first
Since the second pixel electrode 9b is formed after the formation of the insulating film 4a, both surfaces of the second pixel electrode 9b are protected by the insulating film, and the contact with the first pixel electrode 9a is close, so that the connection of both pixel electrodes is easy, which is preferable. . However, even if the second pixel electrode 9b is formed on the surface of the protective film 10 by forming a contact hole after forming the protective film 10, forming a transparent conductive material, and performing patterning, for example. The effect can be obtained.

【0050】このように作製された表示装置においても
実施例1と同様に、ゲート電極線またはソース電極線と
画素電極の形成順序にかかわらず、また、ドレイン電極
を構成する材質を考慮することなく、画素電極の面積を
広げた開口率の高い表示装置がえられる。
Also in the display device manufactured in this manner, similarly to the first embodiment, regardless of the order of forming the gate electrode line or the source electrode line and the pixel electrode, and without considering the material forming the drain electrode. It is possible to obtain a display device having a high aperture ratio in which the area of the pixel electrode is expanded.

【0051】[実施例4]前記実施例3では、第1の画
素電極9aと第2の画素電極9bがコンタクトホール1
4により導通を有する構造であったが、たとえば液晶表
示装置においては、表示は液晶層に印加される電圧によ
り決定される。したがって、第1の画素電極9aと第2
の画素電極9bのコンタクトホール14による導通が存
在しなくても、図6に示すように、第2の画素電極9b
を存在させることにより、第1の画素電極9aと第2の
画素電極9b、さらには対向電極間に直列容量を形成で
きる。なお、図5〜6は図3〜4と同様の図で同じ符号
は同じ部分を示し、第2の画素電極9bの位置および接
続が異なる例である。また、この図では第2の画素電極
9bを保護膜10上に形成しているが、第1の画素電極
9aと直接コンタクトをとらなくてもよいため、簡単に
形成でき、液晶層への作用も大きくなる。しかし、図3
の例と同様に絶縁膜中に第2の画素電極9bが設けられ
るばあいでも同じである。
[Embodiment 4] In Embodiment 3, the first pixel electrode 9a and the second pixel electrode 9b are the contact holes 1.
However, in a liquid crystal display device, the display is determined by the voltage applied to the liquid crystal layer. Therefore, the first pixel electrode 9a and the second pixel electrode 9a
Even if the pixel electrode 9b of the second pixel electrode 9b does not have conduction through the contact hole 14, as shown in FIG.
With the presence of, the series capacitance can be formed between the first pixel electrode 9a and the second pixel electrode 9b, and further between the counter electrodes. 5 to 6 are similar to FIGS. 3 to 4, the same reference numerals indicate the same parts, and the positions and connections of the second pixel electrodes 9b are different. Further, in this figure, the second pixel electrode 9b is formed on the protective film 10, but since it is not necessary to make direct contact with the first pixel electrode 9a, the second pixel electrode 9b can be easily formed and acts on the liquid crystal layer. Also grows. However, FIG.
The same is true when the second pixel electrode 9b is provided in the insulating film as in the above example.

【0052】本実施例によれば、第1および第2の絶縁
膜4a、4bにコンタクトホール14を形成する工程を
省略でき、さらに第2の画素電極9bを保護膜10上に
設けることにより、ゲート絶縁膜は一層ですみ、なおか
つ実施例3と同様に第2の画素電極9bのフォトリソグ
ラフィの位置ずれを考慮することなく広げることがで
き、開口率の高い表示装置をうることができる。
According to this embodiment, the step of forming the contact hole 14 in the first and second insulating films 4a and 4b can be omitted, and by providing the second pixel electrode 9b on the protective film 10, The gate insulating film is only one layer, and can be widened without considering the positional deviation of the second pixel electrode 9b in the photolithography as in the third embodiment, and a display device having a high aperture ratio can be obtained.

【0053】[実施例5]実施例3および4では、第1
の画素電極9aがゲート電極線2もしくはソース電極線
1と同一平面上に形成されたが、図1に示されるように
第1の画素電極9aもゲート電極線2およびソース電極
線1と異なる平面に形成されるばあいでも、容易に画素
電極を広げることが可能であることから、当初の目的を
達成でき、開口率の高い表示装置がえられる。
[Embodiment 5] In Embodiments 3 and 4, the first embodiment
The pixel electrode 9a of FIG. 1 is formed on the same plane as the gate electrode line 2 or the source electrode line 1. However, as shown in FIG. 1, the first pixel electrode 9a is also a plane different from the gate electrode line 2 and the source electrode line 1. Since the pixel electrode can be easily expanded even when the display device is formed, the display device which can achieve the original purpose and has a high aperture ratio can be obtained.

【0054】本実施例のばあい、とくに画素電極が2層
で形成されるため、マスクずれが生じても開口率を低下
させることがないという効果がある。
In the case of this embodiment, since the pixel electrode is formed of two layers, there is an effect that the aperture ratio is not lowered even if the mask shift occurs.

【0055】[0055]

【発明の効果】 【The invention's effect】

【0056】[0056]

【0057】[0057]

【0058】本発明のマトリックス型表示装置によれ
ば、画素電極が2層で形成されているため、第1の画素
電極をゲート電極線などと同一層に形成されてもゲート
電極線などと同一層で形成されることによる画素電極と
ゲート電極線などとの間隙は、異なる層に形成され接触
のおそれのない第2の画素電極によりカバーされるた
め、高い開口率がえられる。その結果、表示品位および
表示特性の優れたマトリックス型表示装置がえられる。
According to the matrix type display device of the present invention, since the pixel electrode is formed in two layers, even if the first pixel electrode is formed in the same layer as the gate electrode line or the like, it is the same as the gate electrode line or the like. The gap between the pixel electrode and the gate electrode line formed by one layer is covered by the second pixel electrode which is formed in a different layer and has no possibility of contact, so that a high aperture ratio can be obtained. As a result, a matrix type display device having excellent display quality and display characteristics can be obtained.

【0059】[0059]

【0060】[0060]

【0061】また、画素電極の少なくとも1層が保護
を介してソース電極線よりも上に形成されているので、
ゲート電極線とソース電極線とで囲まれる範囲一杯に形
成することができ、開口率が向上する。また、製造プロ
セスが簡単になり、液晶層への作用も大きくすることが
できる。
[0061] Further, since the formed above the source electrode line, at least one layer via the protective film of the pixel electrode,
The gate electrode lines and the source electrode lines can be formed so as to fill the entire area surrounded by them, and the aperture ratio is improved. Further, the manufacturing process is simplified and the action on the liquid crystal layer can be increased.

【0062】以上のように、本発明によれば層構造やプ
ロセス上の制限、ドレイン電極の構成材料の制限などが
なく画素電極の面積を広げて開口率を向上し、表示品位
および表示特性の優れたマトリックス型表示装置がえら
れる。
As described above, according to the present invention, the area of the pixel electrode is widened and the aperture ratio is improved without any restriction on the layer structure or process, the material for the drain electrode, etc., and the display quality and display characteristics are improved. An excellent matrix type display device can be obtained.

【図面の簡単な説明】[Brief description of drawings]

【図1】 本発明の表示装置の一実施例のTFTアレイ
基板の1画素分を示す平面説明図である。
FIG. 1 is an explanatory plan view showing one pixel of a TFT array substrate of an embodiment of a display device of the present invention.

【図2】 図1のA−A線断面説明図である。FIG. 2 is a cross-sectional explanatory view taken along the line AA of FIG.

【図3】 本発明の表示装置の他の実施例のTFTアレ
イ基板の1画素分を示す平面説明図である。
FIG. 3 is a plan view showing one pixel of a TFT array substrate of another embodiment of the display device of the present invention.

【図4】 図3のA−A線断面説明図である。4 is a cross-sectional view taken along the line AA of FIG.

【図5】 本発明の表示装置のさらに他の実施例のTF
Tアレイ基板の1画素分を示す平面説明図である。
FIG. 5: TF of yet another embodiment of the display device of the present invention
It is a plane explanatory view showing one pixel of a T array substrate.

【図6】 図5のA−A線断面説明図である。6 is a cross-sectional view taken along the line AA of FIG.

【図7】 従来の表示装置に用いられたTFTアレイ基
板の1画素分を示す平面説明図である。
FIG. 7 is an explanatory plan view showing one pixel of a TFT array substrate used in a conventional display device.

【図8】 図7のA−A線断面説明図である。8 is a cross-sectional view taken along the line AA of FIG.

【図9】 従来の表示装置の他の例のTFTアレイ基板
の1画素分を示す平面説明図である。
FIG. 9 is an explanatory plan view showing one pixel of a TFT array substrate of another example of the conventional display device.

【図10】 図9のA−A線断面説明図である。10 is a cross-sectional view taken along the line AA of FIG.

【符号の説明】[Explanation of symbols]

1 ソース電極線、2 ゲート電極線、2a ゲート電
極、3 保持容量電極、4 ゲート絶縁膜、4a 第1
の絶縁膜、4b 第2の絶縁膜、8 ドレイン電極、9
画素電極、9a 第1の画素電極、9b 第2の画素
電極、12 保持容量絶縁膜、15 TFT、16 保
持容量。
1 Source electrode line, 2 Gate electrode line, 2a Gate electrode, 3 Storage capacitor electrode, 4 Gate insulating film, 4a 1st
Insulating film, 4b second insulating film, 8 drain electrode, 9
Pixel electrode, 9a 1st pixel electrode, 9b 2nd pixel electrode, 12 storage capacitor insulating film, 15 TFT, 16 storage capacitor.

フロントページの続き (56)参考文献 特開 平2−149824(JP,A) 特開 平5−34719(JP,A) 特開 平6−214245(JP,A) 特開 平6−95149(JP,A) 特開 平5−289106(JP,A) 特開 平4−27920(JP,A) 特開 平5−216067(JP,A) 特開 平3−126921(JP,A) 特開 平6−18925(JP,A) 特開 平5−34726(JP,A) 特開 平6−148684(JP,A) 特開 平4−291240(JP,A) (58)調査した分野(Int.Cl.7,DB名) G02F 1/136 G02F 1/1343 Continuation of the front page (56) Reference JP-A-2-149824 (JP, A) JP-A-5-34719 (JP, A) JP-A-6-214245 (JP, A) JP-A-6-95149 (JP , A) JP 5-289106 (JP, A) JP 4-27920 (JP, A) JP 5-216067 (JP, A) JP 3-126921 (JP, A) JP 6-18925 (JP, A) JP 5-34726 (JP, A) JP 6-1848684 (JP, A) JP 4-291240 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) G02F 1/136 G02F 1/1343

Claims (5)

(57)【特許請求の範囲】 (57) [Claims] 【請求項1】 透明の絶縁基板上に並設された複数のゲ
ート電極線、該ゲート電極線と絶縁膜を介し交差する複
数のソース電極線、前記ゲート電極線およびソース電極
線の交差部にそれぞれ設けられる薄膜トランジスタ、お
よび該薄膜トランジスタに接続される透明電極からなる
画素電極を有するマトリックス型表示装置であって、前
記画素電極が絶縁膜を介した第1の画素電極と第2の画
素電極の2層からなり、第1の画素電極は前記ゲート電
極線またはソース電極線と同一の層に形成され、第2の
画素電極はゲート電極線およびソース電極線それぞれ
と絶縁物を介して異なる層に形成され、かつ、第1の画
素電極より大きい面積に形成されてなるマトリックス型
表示装置。
1. A plurality of gate electrode lines arranged in parallel on a transparent insulating substrate, a plurality of source electrode lines intersecting with the gate electrode lines through an insulating film, and at intersections of the gate electrode lines and the source electrode lines. a matrix type display device having a pixel electrode made of a transparent electrode connected thin film transistor are respectively provided, and the thin film transistor, 2 the first pixel electrode and second pixel electrode to which the pixel electrode through the insulating film A first pixel electrode , and the first pixel electrode is a gate electrode.
The second pixel electrode is formed in the same layer as the polar line or the source electrode line, and the second pixel electrode is a gate electrode line or a source electrode line , respectively.
And a matrix-type display device formed in different layers with an insulator interposed therebetween and having an area larger than that of the first pixel electrode.
【請求項2】 前記ゲート電極線とソース電極線とのあ
いだに絶縁膜が2層以上の多層膜で形成され、該2層以
上の絶縁膜のあいだに前記第2の画素電極が形成されて
なる請求項記載のマトリックス型表示装置。
2. An insulating film is formed of a multilayer film of two or more layers between the gate electrode line and the source electrode line, and the second pixel electrode is formed between the insulating films of two or more layers. The matrix type display device according to claim 1 .
【請求項3】 前記第2の画素電極がソース電極上の
護膜の表面上であって最上層に形成されてなる請求項
記載のマトリクス型表示装置。
Wherein the second pixel electrode is formed on the uppermost layer a surface of the holding <br/> Mamorumaku on the source electrode according to claim 1
The matrix type display device described.
【請求項4】 透明の絶縁基板上に並設された複数のゲ
ート電極線、該ゲート電極線上に設けられた絶縁膜を介
し交差する複数のソース電極線、前記ゲート電極線およ
びソース電極線の交差部にそれぞれ設けられる薄膜トラ
ンジスタ、および該薄膜トランジスタに導体または容量
を介して接続され、絶縁物を介した透明電極からなる
層の画素電極を有するマトリックス型表示装置であっ
て、前記画素電極の少なくとも1層がソース電極線の上
層に設けられた保護膜より上の最上層に形成されてなる
マトリックス型表示装置。
4. A plurality of gate electrode lines arranged in parallel on a transparent insulating substrate, a plurality of source electrode lines intersecting with an insulating film provided on the gate electrode lines, the gate electrode line and the source electrode line. A thin film transistor provided at each intersection of the two, and a transparent electrode connected to the thin film transistor via a conductor or a capacitor and via an insulator 2
A matrix type display device having a pixel electrode layer, on at least one layer pixel over the scan electrode lines of the pixel electrode
A matrix type display device formed in the uppermost layer above a protective film provided in the layer .
【請求項5】 前記ゲート電極材料がTaであること
を特徴とする請求項記載のマトリックス型表示装置。
5. The matrix type display device according to claim 4, wherein the gate electrode line material is Ta.
JP31982794A 1994-12-22 1994-12-22 Matrix display device Expired - Fee Related JP3370463B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP31982794A JP3370463B2 (en) 1994-12-22 1994-12-22 Matrix display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP31982794A JP3370463B2 (en) 1994-12-22 1994-12-22 Matrix display device

Publications (2)

Publication Number Publication Date
JPH08179363A JPH08179363A (en) 1996-07-12
JP3370463B2 true JP3370463B2 (en) 2003-01-27

Family

ID=18114659

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31982794A Expired - Fee Related JP3370463B2 (en) 1994-12-22 1994-12-22 Matrix display device

Country Status (1)

Country Link
JP (1) JP3370463B2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5235363B2 (en) 2007-09-04 2013-07-10 株式会社ジャパンディスプレイイースト Liquid crystal display
JP6832624B2 (en) 2015-12-22 2021-02-24 三菱電機株式会社 Liquid crystal display device and its manufacturing method

Also Published As

Publication number Publication date
JPH08179363A (en) 1996-07-12

Similar Documents

Publication Publication Date Title
JP3307150B2 (en) Active matrix display
JP3844913B2 (en) Active matrix type liquid crystal display device
JP3654474B2 (en) Matrix array of active matrix liquid crystal display device, liquid crystal display device and manufacturing method thereof
KR0169385B1 (en) Thin film transistor substrate for liquid crystal and its manufacturing method
JP2963529B2 (en) Active matrix display device
JP2002277889A (en) Active matrix liquid crystal display
JPH10319431A (en) Thin film transistor array substrate
JP3053848B2 (en) Active matrix substrate
JPH08201853A (en) Electrode substrate and plane display apparatus
JP3258768B2 (en) Matrix display device
JP2900662B2 (en) Thin film transistor array
JP3868649B2 (en) Liquid crystal display device and manufacturing method thereof
JPH04335617A (en) Active matrix substrate
TW200407643A (en) Substrate for liquid crystal display and liquid crystal display having the same
JP3370463B2 (en) Matrix display device
JPH04265945A (en) Active matrix substrate
JPH0820643B2 (en) Active matrix display
JP2008040123A (en) Liquid crystal display device
JPH10268346A (en) Active matrix type liquid crystal display device
JPH0618922A (en) Liquid crystal display device
JPH09274202A (en) Thin-film transistor array substrate
JPH0572561A (en) Active matrix substrate
JP2690404B2 (en) Active matrix substrate
JPH0611728A (en) Liquid crystal display device and its production
JP3096394B2 (en) Display device

Legal Events

Date Code Title Description
FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071115

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081115

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081115

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091115

Year of fee payment: 7

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091115

Year of fee payment: 7

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101115

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111115

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121115

Year of fee payment: 10

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121115

Year of fee payment: 10

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131115

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees