JP3868649B2 - Liquid crystal display device and manufacturing method thereof - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、薄膜トランジスタ（以下、ＴＦＴと称する）を搭載した液晶表示装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、ＴＦＴを搭載した液晶表示装置は、薄型、軽量、低消費電力等の特徴を生かして、ノートブック型パーソナルコンピュータからディスクトップディスプレイ、携帯端末等広汎な用途に用いられ、ますます需要が広まっている。
従来のＴＦＴを搭載した液晶表示装置は、絶縁性基板上にマトリクス状に配列形成されたゲート電極、ソース電極、半導体層等からなるＴＦＴと画素電極、および画素電極の周りに形成された電極配線（ゲート電極配線、ソース電極配線）を有する第一の基板（ＴＦＴアレイ基板）と、他の絶縁性基板上にブラックマトリクス（以下、ＢＭと称する）、対向電極を有する第二の基板（対向基板）を対向させ接着すると共に、第一の基板と第二の基板の間に液晶材料を注入することにより構成されている。
【０００３】
液晶表示装置の薄型、軽量、低消費電力等の利点を伸ばすためには、液晶表示パネルの画素部の有効表示面積を大きくすること、すなわち画素の開口率を向上させることが有効であるが、従来、最も汎用に用いられているＴＮ液晶を用いたＴＦＴアレイでは、ＴＦＴや電極配線等の段差による配向異常や、画素電極の周りに形成された電極配線によって画素電極の電界とは異なる電界が生じることによる光漏れが発生するため、これらの表示不良を防止するために対向基板上に設けられるＢＭの形成領域を広くすることが必要であり、画素の高開口率化を難しくしていた。
上記の問題を解決する方法として、絶縁性基板上にＴＦＴおよび電極配線を形成した後に、これらを覆うように層間絶縁膜を形成することにより平坦化し、層間絶縁膜の下層にある電極配線等とオーバーラップさせて層間絶縁膜上に広い面積を有する画素電極を形成する方法が提案されており、例えば、特開平９−１２７５５３号公報には、透明樹脂からなる層間絶縁膜を用いた高開口率ＴＦＴアレイ構造が開示されている。
【０００４】
図２３は従来の高開口率ＴＦＴアレイ構造を有する液晶表示装置のＴＦＴアレイ基板の一例を示す概略平面図で、図２３（ａ）は表示領域外の端子変換部、図２３（ｂ）は表示領域内の画素部を示している。図２４は図２３のＡ−Ｂ線に沿った部分、図２５は図２３のＣ−Ｄ線に沿った部分、図２６は図２３のＥ−Ｆ線に沿った部分の製造工程を示す断面図である。図において、１はガラス基板等の透明絶縁性基板、２は透明絶縁性基板１上に形成されたゲート電極配線、２ａはゲート電極配線２から延長して形成されたゲート電極、３は透明絶縁性基板１上に形成された共通配線、４はゲート電極２ａ層上に形成されたゲート絶縁膜、５はゲート絶縁膜４上に形成されたアモルファスシリコン（以下、ａ−Ｓｉと称する）膜および不純物がドープされた低抵抗アモルファスシリコン（以下、ｎ＋ -ａ−Ｓｉと称する）膜からなる半導体層、６はソース電極配線、６ａはソース電極配線６から延長して形成されたソース電極、７はソース電極６と対を成すドレイン電極、８はソース電極配線７と同層に形成された共通引き出し配線、９はチャネル部、１０は層間絶縁膜、１１は保持容量１４を構成するドレイン電極７上に形成されたコンタクトホール、１２は層間絶縁膜１０上に形成された画素電極で、コンタクトホール１１を介してドレイン電極８と電気的に接続される。１３はＴＦＴ、１４は保持容量、１５は共通配線３の表示領域外に設けられた端子変換部で、共通配線３は端子変換部１５において共通引き出し配線８と接続される。１６はゲート電極配線２あるいは共通配線３とソース電極配線６あるいは共通引き出し配線８との配線交差部である。２８は端子変換部１５の共通引き出し配線８上に形成されたコンタクトホール、２９は端子変換部１５の共通配線３上に形成されたコンタクトホール、３０は画素電極１２形成と同時に形成されたＩＴＯ膜からなる接続配線、３１はＴＦＴ１３上に形成されたパッシベーション膜である。
【０００５】
次に、従来の液晶表示装置のＴＦＴアレイ基板の製造工程を図２３、２４、２５を用いて説明する。
まず、図２４（ａ）、図２５（ａ）、図２６（ａ）に示すように、透明絶縁性基板１の表面にスパッタ法等を用いてＣｒを成膜し、フォトリソグラフィ法により形成したレジストを用いてパターニングして、ゲート電極配線２、ゲート電極２ａおよび共通配線３を形成する。
次に、図２４（ｂ）、図２５（ｂ）、図２６（ｂ）に示すように、プラズマＣＶＤ法等を用いてゲート絶縁膜４を構成する窒化シリコン、ａ−Ｓｉ、ｎ＋-ａ−Ｓｉを順次成膜した後、フォトリソグラフィ法により形成したレジストを用いてｎ＋- ａ−Ｓｉ膜およびａ−Ｓｉ膜をパターニングして、ａ−Ｓｉ膜およびｎ＋-ａ−Ｓｉ膜からなる半導体層５を形成する。
次に、図２４（ｃ）、図２５（ｃ）、図２６（ｃ）に示すように、スパッタ法によりＣｒを成膜し、フォトリソグラフィ法により形成したレジストを用いてパターニングして、ソース電極配線６、ソース電極６ａ、ドレイン電極７および共通引き出し配線８を形成すると共に、ソース電極６ａおよびドレイン電極７に覆われていない部分のゲート電極２ａ上のｎ＋-ａ−Ｓｉ膜をドライエッチング法等によりエッチングしてチャネル部９を形成し、ＴＦＴ１３を形成する。
【０００６】
次に、窒化シリコンを成膜しパッシベーション膜３１を形成する。
次に、ＴＦＴ１３および配線による段差を吸収して表面が平坦化されるように感光性を有するアクリル系透明樹脂を塗布し、フォトリソグラフィ法によりパターニングして、ドレイン電極７の共通配線３と対向し保持容量１４を構成している部分上にコンタクトホール１１、および端子変換部１５の共通引き出し配線８上と共通配線３上にコンタクトホール２８、２９を形成する。その後、焼成を行い層間絶縁膜１０を形成する。続いて、層間絶縁膜１０をマスクとしてコンタクトホール１１、２８、２９により露出したドレイン電極７上と共通引き出し配線８上のパッシベーション膜３１、および共通配線３上のパッシベーション膜３１とゲート絶縁膜４をエッチングし、コンタクトホール１１にドレイン電極７、コンタクトホール２８に共通引き出し配線８、およびコンタクトホール２９に共通配線３を露出させる（図２４（ｄ）、図２５（ｄ）、図２６（ｄ））。
次に、図２４（ｅ）、図２５（ｅ）、図２６（ｅ）に示すように、スパッタ法によりＩＴＯを成膜した後、フォトリソグラフィ法により形成したレジストを用いてパターニングして、画素電極１２および接続配線３０を形成する。このとき、画素電極１２はコンタクトホール１１を介してドレイン電極７と電気的に接続され、端子変換部１５の共通引き出し配線８と共通配線３はコンタクトホール２８、２９および接続配線３０を介して電気的に接続される。以上の工程によりＴＦＴアレイ基板を形成する。
【０００７】
【発明が解決しようとする課題】
従来の高開口率ＴＦＴアレイ構造を有する液晶表示装置は以上のように構成されており、層間絶縁膜１０の下層にあるゲート電極配線２等と層間絶縁膜１０上に形成された画素電極１２を電気的に接続するためには、層間絶縁膜１０をパターニングした後、層間絶縁膜１０をマスクとして共通配線３上のゲート絶縁膜４をエッチングする必要があるが、層間絶縁膜１０はゲート絶縁膜４に対してエッチング選択性が小さいため、ゲート絶縁膜４のエッチング時に層間絶縁膜１０もエッチングされて膜減りが生じ、層間絶縁膜１０のピンホールを介して短絡が発生して歩留りを低下させるという問題があった。また、層間絶縁膜１０上の画素電極１２と下層のソース電極配線６やゲート電極配線２との重なり容量が大きくなり、輝度変化やクロストーク、ショットムラ等の表示不良を発生させる。
上記の問題を解決する方法として、層間絶縁膜を厚膜化する方法が考えられるが、大型基板において、面内均一性を保持した状態での厚膜化は難しく、また、層間絶縁膜には感光性を有する透明樹脂が用いられるが、感光性を有する透明樹脂は高価であり、厚膜化はコスト上昇の原因となる。
【０００８】
この発明は、上記のような問題点を解消するためになされたもので、平坦化のために用いられる樹脂からなる層間絶縁膜の膜減りを抑制して、良好な表示特性を有する高開口率の液晶表示装置を高歩留りで得ることを目的とする。さらにこの装置に適した製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係わる液晶表示装置は、透明絶縁性基板と、
この透明絶縁性基板上に形成された走査電極、走査電極配線および共通配線と、
上記走査電極を覆い、また上記走査電極配線、共通配線の所定部分を覆うように形成された半導体層と、
上記半導体層の下層に上記透明絶縁性基板上に形成され、上記半導体層と同一のマスクによりエッチングされ、上記半導体層の形成領域以外では、一部を残してエッチングされ、そのエッチング部分が厚さの薄い残膜とされた絶縁膜と、
上記走査電極上の半導体層と共に半導体素子を構成する第一の電極、第二の電極、および上記第一の電極に接続された第一の電極配線と、
上記走査電極、走査電極配線、共通配線、半導体層、第一の電極、第一の電極配線および第二の電極より上層に形成された樹脂からなる層間絶縁膜と、
上記層間絶縁膜上に形成され、上記層間絶縁膜に形成された第一のコンタクトホールを介して上記第二の電極と電気的に接続された透明導電膜からなる画素電極と、
上記第一の電極配線と同時に、上記透明絶縁性基板上に形成された共通引き出し配線と、
上記画素電極と同じ材料で形成され、上記共通引き出し配線と上記共通配線とを電気的に接続する接続配線を含む表示領域外の端子変換部とを有する第一の基板、および
上記第一の基板と共に液晶材料を挟持する第二の基板を備え、
上記半導体層は、上記端子変換部には形成されず、この端子変換部では、上記絶縁膜の厚さの薄い残膜が上記共通配線を覆い、この厚さの薄い残膜と上記層間絶縁膜に第二のコンタクトホールが形成され、この第二のコンタクトホールを介して上記接続配線が上記共通配線と共通引き出し配線を接続しており、また上記共通配線が上記第二の電極と対向する保持容量部でも、上記半導体層は形成されず、前記絶縁膜の厚さの薄い残膜が形成され、この絶縁膜の厚さの薄い残膜が保持容量を形成したことを特徴とする。
【００１０】
また、発明に係わる液晶表示装置の製造方法は、第一、第二の透明絶縁性基板を対向させて接着すると共に、上記第一、第二の透明絶縁性基板の間には液晶材料が挟持されている液晶表示装置の製造方法において、
上記第一の透明絶縁性基板に走査電極、走査電極配線および共通配線を形成する工程と、
上記走査電極、走査電極配線および共通配線を覆うように上記第一の透明絶縁性基板上に絶縁膜と、その上に半導体膜を成膜し、その後、同一のマスクを用いて上記半導体膜をパターン化して、上記走査電極を覆い、また上記走査電極配線と共通配線の所定部分を覆う半導体層を形成するとともに、上記絶縁膜をエッチングし、そのエッチング部分を厚さの薄い残膜とし、この絶縁膜の厚さの薄い残膜により、上記第一の透明絶縁性基板の表示領域外の端子変換部で上記共通配線を覆う工程と、
上記走査電極上の半導体層と共に半導体素子を構成する第一の電極、第二の電極、上記第一の電極に接続された第一の電極配線、および上記端子変換部に共通引き出し配線を形成する工程と、
上記第一の電極、第一の電極配線、第二の電極および共通引き出し配線を覆うように、上記第一の透明絶縁性基板上に感光性を有する透明樹脂を塗布し、露光、現像処理により上記第二の電極上に第一のコンタクトホール、上記端子変換部の上記共通引き出し配線上に第二のコンタクトホール、および上記端子変換部の上記共通配線上に第三のコンタクトホールを有する層間絶縁膜を形成する工程と、
上記層間絶縁膜をマスクとして、上記第三のコンタクトホールにより露出した上記絶縁膜の厚さの薄い残膜をエッチングする工程と、
上記層間絶縁膜上および上記第一、第二および第三のコンタクトホール内に透明導電膜を成膜し、パターニングして、上記第二の電極と上記第一のコンタクトホールを介して電気的に接続された画素電極と、上記共通引き出し配線と上記共通配線を上記第二のコンタクトホールと第三のコンタクトホールを介して電気的に接続する接続配線を形成する工程を含み、
上記端子変換部では上記半導体膜は除去されており、また上記共通配線が上記第二の電極と対向する保持容量部でも、上記半導体膜は除去され、前記絶縁膜の厚さの薄い残膜が形成され、この絶縁膜の厚さの薄い残膜が保持容量を形成したことを特徴とする。
【００１１】
【発明の実施の形態】
実施の形態１．
以下、この発明の一実施の形態である液晶表示装置およびその製造方法を図について説明する。図１は本発明の実施の形態１によるスイッチング素子としてＴＦＴを搭載した液晶表示装置のＴＦＴアレイ基板を示す概略平面図で、図１（ａ）は表示領域外の端子変換部、図１（ｂ）は表示領域内の画素部を示している。図２は図１のＡ−Ｂ線に沿った部分、図３は図１のＣ−Ｄ線に沿った部分、図４は図１のＥ−Ｆ線に沿った部分の製造工程を示す断面図である。
図において、１はガラス基板等の透明絶縁性基板、２は透明絶縁性基板１上に形成された走査電極配線（本実施の形態ではゲート電極配線）、２ａはゲート電極配線２から延長して形成された走査電極（本実施の形態ではゲート電極）、３は透明絶縁性基板１上に形成された共通配線、４はゲート電極配線２、ゲート電極２ａおよび共通配線３上に形成されたゲート絶縁膜、５はゲート絶縁膜４上に形成されたアモルファスシリコン（以下、ａ−Ｓｉと称する）膜および不純物がドープされた低抵抗アモルファスシリコン（以下、ｎ＋-ａ−Ｓｉと称する）膜からなる半導体層、６は第一の電極配線（本実施の形態ではソース電極配線）、６ａはソース電極配線６から延長して形成された第一の電極（本実施の形態ではソース電極）、７はソース電極６と対を成す第二の電極（本実施の形態ではドレイン電極）、８はソース電極配線７と同層に形成された共通引き出し配線、９はチャネル部、１０は層間絶縁膜、１１は保持容量１４を構成するドレイン電極７上に形成された第一のコンタクトホール（以下、コンタクトホール１１と称する）、１２は層間絶縁膜１０上に形成された画素電極で、コンタクトホール１１を介してドレイン電極７と電気的に接続される。１３はＴＦＴ、１４は保持容量、１５は共通配線３の表示領域外に設けられた端子変換部で、共通配線３は端子変換部１５において共通引き出し配線８と接続される。１６はゲート電極配線２あるいは共通配線３とソース電極配線６あるいは共通引き出し配線８との配線交差部である。
【００１２】
次に、本実施の形態による液晶表示装置のＴＦＴアレイ基板の製造工程について説明する。
まず、図２（ａ）、図３（ａ）、図４（ａ）に示すように、透明絶縁性基板１の表面にスパッタ法等を用いてＡｌ、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ、ＴａおよびＣｕのいずれか、あるいはこれらを主成分とする合金、あるいはこれらの積層膜を成膜し、フォトリソグラフィ法により形成したレジストを用いてパターニングして、ゲート電極配線２、ゲート電極２ａおよび共通配線３を形成する。
次に、図２（ｂ）、図３（ｂ）、図４（ｂ）に示すように、プラズマＣＶＤ法等を用いて、ゲート電極配線２、ゲート電極２ａ、および共通配線３を覆うように、透明絶縁性基板１上にゲート絶縁膜４を構成する窒化シリコン、ａ−Ｓｉ、ｎ＋-ａ−Ｓｉを順次成膜した後、フォトリソグラフィ法により形成したレジストを用いて同一パターンに順次パターニングして、パターン化したゲート絶縁膜４およびａ−Ｓｉ膜とｎ＋-ａ−Ｓｉ膜からなる半導体層５を形成する。なお、同一形状を有するパターン化したゲート絶縁膜４と半導体層（ａ−Ｓｉ膜とｎ＋- ａ−Ｓｉ膜）５は、ゲート電極２ａを覆い、保持容量１４を形成する共通配線３上の部分を覆い、またゲート電極配線２、共通配線３とソース電極配線６との配線交差部１６、およびゲート電極配線２と共通引き出し配線８との交差部１６を覆うように形成されるが、図４に示すように、共通配線３と共通引き出し配線８とが交差する端子変換部１５には形成されない。
【００１３】
次に、図２（ｃ）、図３（ｃ）、図４（ｃ）に示すように、パターン化した半導体層５を覆うように、透明絶縁性基板上にスパッタ法によりゲート電極配線２等を構成する金属と選択的エッチングが可能な金属薄膜（Ａｌ、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ、ＴａおよびＣｕのいずれか、あるいはこれらを主成分とする合金、あるいはこれらの積層膜等）を成膜し、フォトリソグラフィ法により形成したレジストを用いてパターニングして、ソース電極配線６、ソース電極６ａ、ドレイン電極７および共通引き出し配線８を形成すると共に、ソース電極６ａおよびドレイン電極７に覆われていない部分のゲート電極２ａ上のｎ＋-ａ−Ｓｉ膜をドライエッチング法等によりエッチングしてチャネル部９を形成し、ＴＦＴ１３を形成する。ソース電極６ａとドレイン電極７は、ゲート電極２ａ上の半導体層５と共にＴＦＴ１３を形成し、共通引き出し配線８は、表示用域外にゲート電極配線２と共通配線３と交差するように形成される。共通引き出し配線８は、端子変換部１５において共通配線３上に直接電気的に接続される。
【００１４】
次に、図２（ｄ）、図３（ｄ）、図４（ｄ）に示すように、ＴＦＴ１３および配線による段差を吸収して表面が平坦化されるように感光性を有するアクリル系透明樹脂を塗布し、フォトリソグラフィ法によりパターニングして、ドレイン電極７の共通配線３と対向し保持容量１４を構成している部分上にコンタクトホール１１を形成する。その後、焼成を行い層間絶縁膜１０を形成する。
次に、図２（ｅ）、図３（ｅ）、図４（ｅ）に示すように、スパッタ法等を用いてＩＴＯ、酸化インジウム、酸化スズ等の透明導電膜を成膜した後、フォトリソグラフィ法により形成したレジストを用いてパターニングして画素電極１２を形成する。このとき、画素電極１２はコンタクトホール１１を介してドレイン電極７と電気的に接続される。なお、画素電極１２は、図１（ｂ）に示すように、ゲート電極配線２、ゲート電極２ａ、ソース電極配線６およびソース電極６ａと重なりを有して形成される。
【００１５】
以上の工程により形成されたＴＦＴアレイ基板（第一の基板）と対向基板（第二の基板）を貼り合わせ、この間に液晶材料を注入すると共に、ゲート電極配線２およびソース電極配線６に画像信号を送信する回路を接続し、バックライトユニットを取り付けることにより所望の液晶表示装置を構成する。
このようにして形成された液晶表示装置では、ＴＦＴ１３および配線に起因する段差は層間絶縁膜１０により平坦化されるため、段差に起因する配向異常は発生しない。また、画素電極１２はソース電極配線６およびゲート電極配線２と層間絶縁膜１０を介して重ね合わされているため、電極配線の電界に起因する配向異常も生じない。
【００１６】
図５はＴＦＴアレイの等価回路を示している。図において、１７はゲート電極配線２から延長して基板端部に形成されたゲート端子（Ｇ1 、Ｇ2・・・Ｇn ）、１８はソース電極配線６から延長して基板端部に形成されたソース端子（Ｓ1、Ｓ2・・・Ｓn ）、１９は共通引き出し配線８から延長して基板端部に形成された共通端子である。２２は画素電極１２と対向基板上の対向電極との間に形成される液晶容量、２３、２４は画素電極１２とソース電極配線６との重なり容量で、２３は同一画素内のソース電極配線６との重なり容量Ｃｄｓ1、２４は隣接画素のソース電極配線６との重なり容量Ｃｄｓ2 である。２５、２６は画素電極１２とゲート電極配線２との重なり容量で、２５は同一画素内のゲート電極配線２との重なり容量Ｃｇｄ1、２６は隣接画素のゲート電極配線２との重なり容量Ｃｇｄ2である。
【００１７】
なお、本実施の形態では、ゲート絶縁膜４を半導体層５と同形状にパターニングするためこの部分の段差が大きくなり、上層に形成されるソース電極配線６等に段差切れが生じる可能性が高くなる。これを防止するために、ゲート絶縁膜４のエッチング工程において、テーパエッチングを用いることが望ましい。
また、本実施の形態は、保持容量１４を共通配線３とドレイン電極７によって形成する場合について説明したが、共通配線を有さず、ゲート電極配線とドレイン電極を重ね合わせて保持容量を形成する構造の液晶表示装置にも適用できる。
また、本実施の形態では、画素電極１２をゲート電極配線２とソース電極配線６の両方に重ねて形成したが、一方の電極配線のみと重ねる、もしくは重なりを有しない構造の液晶表示装置にも適用できる。
また、本実施の形態では、チャネルエッチ型ＴＦＴアレイ構造の液晶表示装置について説明したが、エッチングストッパ型ＴＦＴアレイ構造の液晶表示装置にも適用できる。
【００１８】
この発明によれば、ゲート絶縁膜４は、半導体層５と同一マスクでパターニングされ、電極配線交差部１６、ゲート電極２ａ上のＴＦＴ１３形成領域および共通配線３上の保持容量１４形成領域以外の領域には形成されないため、端子変換部１５の共通配線３上にはゲート絶縁膜４は形成されず、共通配線３上に直接共通引き出し配線８を形成して電気的に接続できる。このため、端子変換部１５において従来必要であった層間絶縁膜１０をマスクとしてのゲート絶縁膜４のエッチング工程が不要となり、層間絶縁膜１０の膜減りが生じないため、層間絶縁膜１０のピンホールを介しての短絡による歩留り低下や、層間絶縁膜１０上の画素電極１２と下層のゲート電極配線２やソース電極配線６との重なり容量２３、２４、２５、２６の増加を誘発せず、輝度変化やクロストーク、ショットムラ等の表示不良の発生を抑制できる。また、層間絶縁膜１０の膜減りを考慮する必要がなくなるため、高価な感光性を有する透明樹脂の膜厚を予め薄く形成することも可能となり、製造コストを低減できる。
また、本実施の形態による液晶表示装置は、従来と比較して工程数の増加や新規なプロセスを必要としない。
【００１９】
実施の形態２．
図６はこの発明の実施の形態２によるスイッチング素子としてＴＦＴを搭載した液晶表示装置のＴＦＴアレイ基板を示す概略平面図で、図６（ａ）は表示領域外の端子変換部、図６（ｂ）は表示領域内の画素部を示している。図７は図６のＡ−Ｂ線に沿った部分、図８は図６のＣ−Ｄ線に沿った部分、図９は図６のＥ−Ｆ線に沿った部分の製造工程を示す断面図である。
図において、２８は端子変換部１５の共通引き出し配線８上に形成された第二のコンタクトホール（以下、コンタクトホール２８と称する）、２９は端子変換部１５の共通配線３上に形成された第三のコンタクトホール（以下、コンタクトホール２９と称する）、３０は画素電極１２形成と同時に形成されたＩＴＯ膜からなる接続配線である。なお、図１〜図４と同一部分には同符号を付し説明を省略する。
【００２０】
次に、本実施の形態による液晶表示装置のＴＦＴアレイ基板の製造工程について説明する。
まず、図７（ａ）、図８（ａ）、図９（ａ）に示すように、透明絶縁性基板１の表面にスパッタ法等を用いてＣｒを４００ｎｍ成膜し、フォトリソグラフィ法により形成したレジストを用いてパターニングして、ゲート電極配線２、ゲート電極２ａおよび共通配線３を形成する。
次に、図７（ｂ）、図８（ｂ）、図９（ｂ）に示すように、プラズマＣＶＤ法等を用いて、ゲート電極配線２、ゲート電極２ａ、共通配線３を覆うように、透明絶縁性基板１上にゲート絶縁膜４を構成する窒化シリコンを４００ｎｍ、ａ−Ｓｉを１５０ｎｍ、ｎ＋-ａ−Ｓｉを３０ｎｍ順次成膜した後、フォトリソグラフィ法により形成したレジストを用い同一パターンで順次パターニングして、ゲート絶縁膜４およびａ−Ｓｉ膜とｎ＋-ａ−Ｓｉ膜からなる半導体層５を形成する。このとき、半導体層５はパターン化され、またゲート絶縁膜４のエッチング部分は、成膜膜厚４００ｎｍに対して残膜厚が２００ｎｍになるまでエッチングする。なお、同一形状を有する膜厚４００ｎｍのゲート絶縁膜４および半導体層５は、ゲート電極２ａを覆い、保持容量１４が形成される共通配線３上の部分、およびゲート電極配線２、共通配線３とソース電極配線６との配線交差部１６、およびゲート電極配線２と共通引き出し配線８との交差部１６を覆うように形成されるが、図９に示すように、端子変換部１５では、共通配線３がエッチングされたゲート絶縁膜４の厚さの薄い残膜部分で覆われる。
【００２１】
次に、図７（ｃ）、図８（ｃ）、図９（ｃ）に示すように、スパッタ法等を用いてＣｒを４００ｎｍ成膜し、フォトリソグラフィ法により形成したレジストを用いてパターニングして、ソース電極配線６、ソース電極６ａ、ドレイン電極７および共通引き出し配線８を形成すると共に、ソース電極６ａおよびドレイン電極７に覆われていない部分のゲート電極２ａ上のｎ＋-ａ−Ｓｉ膜をドライエッチング法等によりエッチングしてチャネル部９を形成し、ＴＦＴ１３を形成する。ソース電極６ａとドレイン電極７は、ゲート電極２ａ上の半導体層５と共にＴＦＴ１３を形成する。共通引き出し配線８は、図９（ｃ）に示すように、端子変換部１５で、ゲート絶縁膜４の厚さの薄い残膜部分上に形成される。
【００２２】
次に、図７（ｄ）、図８（ｄ）、図９（ｄ）に示すように、ＴＦＴ１３および配線による段差を吸収して表面が平坦化されるように感光性を有するアクリル系透明樹脂を塗布し、フォトリソグラフィ法によりパターニングして、ドレイン電極７の共通配線３と対向し保持容量１４を形成している部分上にコンタクトホール１１、および端子変換部１５の共通引き出し配線８上と共通配線３上にコンタクトホール２８、２９を形成する。その後、焼成を行い層間絶縁膜１０を形成する。続いて、層間絶縁膜１０をマスクとしてコンタクトホール２９により露出した共通配線３上のゲート絶縁膜４をエッチングし、コンタクトホール２９に共通配線３を露出させる。
【００２３】
次に、図７（ｅ）、図８（ｅ）、図９（ｅ）に示すように、スパッタ法等を用いてＩＴＯを１００ｎｍ成膜した後、フォトリソグラフィ法により形成したレジストを用いてパターニングして、画素電極１２および接続配線３０を形成する。このとき、画素電極１２はコンタクトホール１１を介してドレイン電極７と電気的に接続され、端子変換部１５の共通引き出し配線８と共通配線３はコンタクトホール２８、２９および接続配線３０を介して電気的に接続される。なお、画素電極１２は、図６（ｂ）に示すように、ゲート電極配線２およびソース電極配線６と層間絶縁膜１０を介して幅３μｍの重なり部分を有して形成される。
【００２４】
以上の工程により形成されたＴＦＴアレイ基板（第一の基板）と対向基板（第二の基板）を貼り合わせ、この間に液晶材料を注入すると共に、ゲート電極配線２およびソース電極配線６に画像信号を送信する回路を接続し、バックライトユニットを取り付けることにより所望の液晶表示装置を構成する。
このようにして形成された液晶表示装置では、ＴＦＴ１３および配線に起因する段差は層間絶縁膜１０により平坦化されるため、段差に起因する配向異常は発生しない。また、画素電極１２はソース電極配線６およびゲート電極配線２と層間絶縁膜１０を介して重ね合わされているため、電極配線の電界に起因する配向異常も生じない。
【００２５】
なお、本実施の形態では、ゲート電極配線２層を４００ｎｍのＣｒ膜を用いて構成したが、膜厚、材料ともこれに限定されるものではなく、膜厚は１００ｎｍ〜５００ｎｍ、材料はＡｌ、Ｍｏ、Ｗ、Ｔｉ、ＴａおよびＣｕのいずれか、あるいはこれらを主成分とする合金、あるいはこれらの積層膜でもよい。これは、ソース電極配線６層に関しても同様である。また、配線が交差する部分での上層の段差切れを防止するために、ゲート電極配線２層のパターニング工程において、テーパエッチングを用いることが望ましい。
また、本実施の形態では、ゲート絶縁膜４の成膜膜厚を４００ｎｍ、エッチング後の残膜厚を２００ｎｍとしたが、特に限定されるものではなく、成膜膜厚２００ｎｍ〜６００ｎｍ、エッチング後の残膜厚３００ｎｍ以下であればよい。なお、この膜厚はゲート絶縁膜４の材料として窒化シリコン膜を用いた場合であり、他の材料、例えば酸化シリコン膜、有機絶縁膜等を用いた場合は、それぞれ異なる。同様に半導体層５を構成するａ−Ｓｉ膜とｎ＋-ａ−Ｓｉ膜の膜厚に関しても限定するものではない。
【００２６】
また、本実施の形態では、ゲート絶縁膜４を半導体層５と同一マスクでパターニングするためこの部分の段差が大きくなり、上層に形成されるソース電極配線６等に段差切れが生じる可能性が高くなる。これを防止するために、ゲート絶縁膜４のエッチング工程において、テーパエッチングを用いることが望ましい。
また、本実施の形態は、保持容量１４を共通配線３とドレイン電極７によって形成する場合について説明したが、共通配線を有さず、ゲート電極配線とドレイン電極を重ね合わせて保持容量を形成する構造の液晶表示装置にも適用できる。
また、本実施の形態では、画素電極１２をゲート電極配線２とソース電極配線６の両方に重ねて形成したが、一方の電極配線のみと重ねる、もしくは重なりを有しない構造の液晶表示装置にも適用できる。また、本実施の形態では、チャネルエッチ型ＴＦＴアレイ構造の液晶表示装置について説明したが、エッチングストッパ型ＴＦＴアレイ構造の液晶表示装置にも適用できる。
【００２７】
本実施の形態では、端子変換部１５において、共通配線３と共通引き出し配線８を画素電極１２と同時に形成される接続配線３０を用いて接続するために、層間絶縁膜１０にコンタクトホール２９を形成した後、層間絶縁膜１０をマスクとしてゲート絶縁膜４のエッチングを行うが、この部分のゲート絶縁膜４は、図９に示すように、半導体層５のパターニング時に残膜厚２００ｎｍ程度にエッチングされているため、ゲート絶縁膜４をパターニングしない従来のプロセスに比べてエッチング時間が短くなり、ゲート絶縁膜４のエッチング時の層間絶縁膜１０の膜減りは小さく、層間絶縁膜１０のピンホールを介しての短絡による歩留り低下や、層間絶縁膜１０上の画素電極１２と下層のゲート電極配線２やソース電極配線６との重なり容量の増加を誘発せず、輝度変化やクロストーク、ショットムラ等の表示不良の発生を抑制できる。また、層間絶縁膜１０の膜減りを考慮する必要がなくなるため、高価な感光性を有する透明樹脂の膜厚を予め薄く形成することも可能となり、製造コストを低減できる。
また、本実施の形態による液晶表示装置は、従来と比較して工程数の増加や新規なプロセスを必要としない。
【００２８】
実施の形態３．
図１０はこの発明の実施の形態３によるスイッチング素子としてＴＦＴを搭載した液晶表示装置のＴＦＴアレイ基板を示す概略平面図で、図１０（ａ）は表示領域外の端子変換部、図１０（ｂ）は表示領域内の画素部を示している。図１１は図１０のＡ−Ｂ線に沿った部分、図１２は図１０のＣ−Ｄ線に沿った部分、図１３は図１０のＥ−Ｆ線に沿った部分の製造工程を示す断面図である。
図において、２ｂはゲート電極配線２の上層配線（本実施の形態では、ゲート上層配線）、３ｂは共通配線３の上層配線（本実施の形態では、共通上層配線）、６ｂはソース電極配線６の下層配線（本実施の形態ではソース下層配線）である。なお、図１〜図４と同一部分には同符号を付し説明を省略する。
【００２９】
次に、本実施の形態による液晶表示装置のＴＦＴアレイ基板の製造工程について説明する。
まず、図１１（ａ）、図１２（ａ）、図１３（ａ）に示すように、透明絶縁性基板１の表面にスパッタ法等を用いてＡｌ、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ、ＴａおよびＣｕのいずれか、あるいはこれらを主成分とする合金、あるいはこれらの積層膜を成膜し、フォトリソグラフィ法により形成したレジストを用いてパターニングして、ゲート電極配線２、ゲート電極２ａおよび共通配線３を形成する。このとき、ＴＦＴ１３形成領域および配線交差部１６を除いたソース電極配線６の形成領域にソース下層配線６ｂを同時に形成する。
次に、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）に示すように、プラズマＣＶＤ法等を用いてゲート絶縁膜４を構成する窒化シリコン、ａ−Ｓｉ、ｎ＋-ａ−Ｓｉを順次成膜した後、フォトリソグラフィ法により形成したレジストを用いて同一パターンに順次パターニングして、ゲート絶縁膜４およびａ−Ｓｉ膜とｎ＋-ａ−Ｓｉ膜からなる半導体層５を形成する。なお、同一形状を有するゲート絶縁膜４および半導体層５は、ゲート電極２ａ上、保持容量１４を形成する共通配線３上および配線交差部１６に形成される。
【００３０】
次に、図１１（ｃ）、図１２（ｃ）、図１３（ｃ）に示すように、スパッタ法によりゲート電極配線２等を構成する金属と選択的エッチングが可能な金属薄膜（Ａｌ、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ、ＴａおよびＣｕのいずれか、あるいはこれらを主成分とする合金、あるいはこれらの積層膜等）を成膜し、フォトリソグラフィ法により形成したレジストを用いてパターニングして、ソース電極配線６、ソース電極６ａ、ドレイン電極７および共通引き出し配線８を形成する。このとき、ＴＦＴ１３と保持容量１４の形成領域および配線交差部１６を除いたゲート電極配線２上および共通配線３上に、ゲート上層配線２ｂおよび共通上層配線３ｂを同時に形成する。これにより、ＴＦＴ１３形成領域および配線交差部１６を除いたゲート電極配線２、共通配線３およびソース電極配線６は二層膜構造となる。
続いて、ソース電極６ａおよびドレイン電極８に覆われていない部分のゲート電極２ａ上のｎ＋- ａ−Ｓｉ膜をドライエッチング法等によりエッチングしてチャネル部９を形成し、ＴＦＴ１３を形成する。
【００３１】
次に、図１１（ｄ）、図１２（ｄ）、図１３（ｄ）に示すように、ＴＦＴ１３および配線による段差を吸収して表面が平坦化されるように感光性を有するアクリル系透明樹脂を塗布し、フォトリソグラフィ法によりパターニングして、ドレイン電極７の共通配線３と対向し保持容量１４を形成している部分上にコンタクトホール１１を形成する。その後、焼成を行い層間絶縁膜１０を形成する。
次に、図１１（ｅ）、図１２（ｅ）、図１３（ｅ）に示すように、スパッタ法等を用いてＩＴＯ、酸化インジウム、酸化スズ等の透明導電膜を成膜した後、フォトリソグラフィ法により形成したレジストを用いてパターニングして画素電極１２を形成する。このとき、画素電極１２はコンタクトホール１１を介してドレイン電極７と電気的に接続される。なお、画素電極１２は、図１０（ｂ）に示すように、ゲート電極配線２、ゲート電極２ａ、ソース電極配線６およびソース電極６ａと重なりを有して形成される。
【００３２】
以上の工程により形成されたＴＦＴアレイ基板（第一の基板）と対向基板（第二の基板）を貼り合わせ、この間に液晶材料を注入すると共に、ゲート電極配線２およびソース電極配線６に画像信号を送信する回路を接続し、バックライトユニットを取り付けることにより所望の液晶表示装置を構成する。
【００３３】
なお、本実施の形態では、ゲート電極配線２、共通配線３およびソース電極配線７すべてを二層膜構造としたが、全ての配線を二層膜構造にしなくともよい。
また、本実施の形態では、チャネルエッチ型ＴＦＴアレイ構造の液晶表示装置について説明したが、エッチングストッパ型ＴＦＴアレイ構造の液晶表示装置にも適用できる。
【００３４】
本実施の形態によれば、実施の形態１と同様の効果が得られると共に、ゲート電極配線２およびソース電極配線６は二層膜構造を有するため、配線抵抗が小さくなって電極配線の細線化が可能となることから開口率の向上を図れ、かつ断線等による歩留り低下を防止できる。また、電極配線を構成する金属膜を薄膜化でき、製造コストを低減できる。
【００３５】
実施の形態４．
図１４はこの発明の実施の形態４によるスイッチング素子としてＴＦＴを搭載した液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図で、ソース電極配線部、ＴＦＴ部、保持容量部、ゲート電極配線部、電極配線の交差部および共通配線の端子変換部の断面をそれぞれ示している。
図において、３１はＴＦＴ１３上に形成されたパッシベーション膜である。なお、図２〜図４と同一部分には同符号を付し説明を省略する。
【００３６】
次に、本実施の形態による液晶表示装置のＴＦＴアレイ基板の製造工程について説明する。
まず、図１４（ａ）に示すように、透明絶縁性基板１の表面にスパッタ法等を用いてＡｌ、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ、ＴａおよびＣｕのいずれか、あるいはこれらを主成分とする合金、あるいはこれらの積層膜を成膜し、フォトリソグラフィ法により形成したレジストを用いてパターニングして、ゲート電極配線２、ゲート電極２ａおよび共通配線３を形成する。
次に、図１４（ｂ）に示すように、プラズマＣＶＤ法等を用いてゲート絶縁膜４を構成
する窒化シリコン、ａ−Ｓｉ、ｎ＋- ａ−Ｓｉを順次成膜した後、フォトリソグラフィ法により形成したレジストを用いて同一パターンに順次パターニングして、ゲート絶縁膜およびａ−Ｓｉ膜とｎ＋-ａ−Ｓｉ膜からなる半導体層５を形成する。なお、同一形状を有するゲート絶縁膜４および半導体層５は、ゲート電極２ａ上、保持容量１４が形成される共通配線３上および配線交差部１６に形成される。
【００３７】
次に、図１４（ｃ）に示すように、スパッタ法によりゲート電極配線２等を構成する金属と選択的エッチングが可能な金属薄膜（Ａｌ、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ、ＴａおよびＣｕのいずれか、あるいはこれらを主成分とする合金、あるいはこれらの積層膜等）を成膜し、フォトリソグラフィ法により形成したレジストを用いてパターニングして、ソース電極配線６、ソース電極６ａ、ドレイン電極７および共通引き出し配線８を形成すると共に、ソース電極６ａおよびドレイン電極７に覆われていない部分のゲート電極２ａ上のｎ＋-ａ−Ｓｉ膜をドライエッチング法等によりエッチングしてチャネル部９を形成し、ＴＦＴ１３を形成する。
【００３８】
次に、窒化シリコンを１００ｎｍ程度成膜し、パッシベーション膜３１を形成する。
次に、ＴＦＴ１３および配線による段差を吸収して表面が平坦化されるように感光性を有するアクリル系透明樹脂を塗布し、フォトリソグラフィ法によりパターニングして、ドレイン電極７の共通配線３と対向し保持容量１４を形成している部分上にコンタクトホール１１を形成する。その後、焼成を行い層間絶縁膜１０を形成する。続いて、層間絶縁膜１０をマスクとしてコンタクトホール１１により露出したドレイン電極７上のパッシベーション膜３１をエッチングし、コンタクトホール１１にドレイン電極７を露出させる（図１４（ｄ））。
【００３９】
次に、図１４（ｅ）に示すように、スパッタ法等を用いてＩＴＯ、酸化インジウム、酸化スズ等の透明導電膜を成膜した後、フォトリソグラフィ法により形成したレジストを用いてパターニングして、画素電極１２を形成する。このとき、画素電極１２はコンタクトホール１１を介してドレイン電極７と電気的に接続される。なお、画素電極１２は、ゲート電極配線２、ゲート電極２ａ、ソース電極配線６およびソース電極６ａと重なりを有して形成される。
【００４０】
以上の工程により形成されたＴＦＴアレイ基板（第一の基板）と対向基板（第二の基板）を貼り合わせ、この間に液晶材料を注入すると共に、ゲート電極配線２およびソース電極配線６に画像信号を送信する回路を接続し、バックライトユニットを取り付けることにより所望の液晶表示装置を構成する。
【００４１】
なお、本実施の形態では、チャネルエッチ型ＴＦＴアレイ構造の液晶表示装置について説明したが、エッチングストッパ型ＴＦＴアレイ構造の液晶表示装置にも適用できる。
【００４２】
本実施の形態によれば、実施の形態１と同様の効果が得られると共に、ＴＦＴ１３上にはパッシベーション膜３１が形成されているため、ＴＦＴ特性が安定してこれの起因する表示不良を防止できる。なお、層間絶縁膜１０をマスクとしてのパッシベーション膜３１のエッチング工程では、パッシベーション膜３１は１００ｎｍ程度の薄膜により構成するためエッチング時間は短く、層間絶縁膜１０の膜減りは小さいため、層間絶縁膜１０のピンホールを介しての短絡による歩留り低下や、層間絶縁膜１０上の画素電極１２と下層のゲート電極配線２やソース電極配線６との重なり容量の増加を誘発せず、輝度変化やクロストーク、ショットムラ等の表示不良の発生を抑制できる。
【００４３】
実施の形態５．
図１５はこの発明の実施の形態５によるスイッチング素子としてＴＦＴを搭載した液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図で、ソース電極配線部、ＴＦＴ部、保持容量部、ゲート電極配線部、電極配線の交差部および共通配線の端子変換部の断面をそれぞれ示している。なお、図中の符号は図１４と同一であるので説明を省略する。
【００４４】
次に、本実施の形態による液晶表示装置のＴＦＴアレイ基板の製造工程について説明する。
まず、図１５（ａ）、１５（ｂ）、１５（ｃ）に示すように、実施の形態１と同様の方法により透明絶縁性基板１上にゲート電極配線２、ゲート電極２ａ、共通配線３、ゲート絶縁膜４、半導体層５、ソース電極配線６、ソース電極６ａ、ドレイン電極７、共通引き出し配線８およびＴＦＴ１３を順次形成する。
【００４５】
次に、ＴＦＴ１３を形成した後、ソース電極配線６をパターニングするために形成したレジストを剥離する前に、窒化シリコンを１００ｎｍ程度成膜してパッシベーション膜３１を形成した後、レジストを除去することにより、レジスト上の窒化シリコン膜（パッシベーション膜３１）を同時にリフトオフ法により剥離し、ソース電極配線６、ソース電極６ａ、ドレイン電極７、共通引き出し配線８上の窒化シリコン膜（パッシベーション膜３１）を除去する。
次に、ＴＦＴ１３および配線による段差を吸収して表面が平坦化されるように感光性を有するアクリル系透明樹脂を塗布し、フォトリソグラフィ法によりパターニングして、ドレイン電極７の共通配線３と対向し保持容量１４を形成している部分上にコンタクトホール１１を形成する（図１５（ｄ））。
【００４６】
次に、図１５（ｅ）に示すように、スパッタ法等を用いてＩＴＯ、酸化インジウム、酸化スズ等の透明導電膜を成膜した後、フォトリソグラフィ法により形成したレジストを用いてパターニングして、画素電極１２を形成する。このとき、画素電極１２はコンタクトホール１１を介してドレイン電極７と電気的に接続される。なお、画素電極１２は、ゲート電極配線２、ゲート電極２ａ、ソース電極配線６およびソース電極６ａと重なりを有して形成される。
【００４７】
以上の工程により形成されたＴＦＴアレイ基板（第一の基板）と対向基板（第二の基板）を貼り合わせ、この間に液晶材料を注入すると共に、ゲート電極配線２およびソース電極配線６に画像信号を送信する回路を接続し、バックライトユニットを取り付けることにより所望の液晶表示装置を構成する。
【００４８】
なお、本実施の形態では、パッシベーション膜３１の膜厚を１００ｎｍ程度としたが、５０ｎｍ程度でもパッシベーション膜としての効果が得られる。また、パッシベーション膜３１の膜厚を厚くすることにより、ソース電極配線６やソース電極６ａ、ドレイン電極７パターンによる段差を平坦化する効果が大きくなるため、４００ｎｍ程度まで厚膜化してもよい。
また、本実施の形態を、実施の形態３に示したソース電極配線６およびゲート電極配線２を二層膜構造とするＴＦＴアレイに適用してもよく、この場合、二層膜化されたゲート電極配線２に対しても平坦化の効果が得られる。
また、本実施の形態では、チャネルエッチ型ＴＦＴアレイ構造の液晶表示装置について説明したが、エッチングストッパ型ＴＦＴアレイ構造の液晶表示装置にも適用できる。
【００４９】
本実施の形態によれば、ＴＦＴ１３のチャネル部上にはパッシベーション膜３１が形成されるため、実施の形態４と同様の効果が得られると共に、パッシベーション膜３１の除去はリフトオフ法を用いるため、製造工程数は増加しない。さらに、ソース電極配線６やソース電極６ａ、ドレイン電極７パターンによる段差がパッシベーション膜３１により平坦化されるため、ソース電極配線６上等の層間絶縁膜１０の膜厚が実効的に厚くなり、層間絶縁膜１０上の画素電極１２と下層のソース電極配線６との重なり容量が小さくなる。また、層間絶縁膜１０を構成する高価な感光性を有する透明樹脂の膜厚を予め薄く形成することも可能となり、製造コストを低減できる。
【００５０】
実施の形態６．
実施の形態４および５では、ＴＦＴ１３の特性を安定化させるためにパッシベーション膜３１を形成したが、ＴＦＴ１３形成後の基板表面に水素化処理等の界面処理を施すことによっても、ＴＦＴ１３特性の安定化が図られ、実施の形態４と同様の効果が得られる。
図１６はこの発明の実施の形態６によるスイッチング素子としてＴＦＴを搭載した液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図で、ソース電極配線部、ＴＦＴ部、保持容量部、ゲート電極配線部、電極配線の交差部および共通配線の端子変換部の断面をそれぞれ示している。なお、図中の符号は図２〜図４と同様であるので説明を省略する。
【００５１】
次に、本実施の形態による液晶表示装置のＴＦＴアレイ基板の製造工程について説明する。
まず、図１６（ａ）、１６（ｂ）、１６（ｃ）に示すように、実施の形態１と同様の方法により透明絶縁性基板１上にゲート電極配線２、ゲート電極２ａ、共通配線３、ゲート絶縁膜４、半導体層５、ソース電極配線６、ソース電極６ａ、ドレイン電極７、共通引き出し配線８およびＴＦＴ１３を順次形成する。
【００５２】
次に、ＴＦＴ１３を形成した後、この基板を３００゜Ｃで１時間水素プラズマにさらすことにより基板表面に水酸化処理を施す。
その後、実施の形態１と同様の方法により層間絶縁膜１０、コンタクトホール１１および画素電極１２を形成してＴＦＴアレイ基板を形成し、所望の液晶表示装置を構成する。
【００５３】
なお、本実施の形態では、ＴＦＴ１３の特性安定化のためにプラズマ処理により水素化を用いたが、他の手法を用いてＴＦＴ１３のチャネル部の界面処理を行ってもよい。
【００５４】
実施の形態７．
図１７はこの発明の実施の形態７によるスイッチング素子としてＴＦＴを搭載した液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図で、ソース電極配線部、ＴＦＴ部、保持容量部、ゲート電極配線部、電極配線の交差部および共通配線の端子変換部の断面をそれぞれ示している。なお、図中の符号は図７〜図９と同一であるので説明を省略する。
【００５５】
次に、本実施の形態による液晶表示装置のＴＦＴアレイ基板の製造工程について説明する。
まず、図１７（ａ）に示すように、実施の形態２と同様の方法により、ゲート電極配線２、ゲート電極２ａおよび共通配線３を形成する。
次に、図１７（ｂ）に示すように、プラズマＣＶＤ法等を用いてゲート絶縁膜４を構成する窒化シリコンを４００ｎｍ、ａ−Ｓｉ、ｎ＋- ａ−Ｓｉを順次成膜した後、フォトリソグラフィ法により形成したレジストを用い同一パターンで順次パターニングして、ゲート絶縁膜４およびａ−Ｓｉ膜とｎ＋-ａ−Ｓｉ膜からなる半導体層５を形成する。このとき、ゲート絶縁膜４のエッチング部分は、成膜膜厚４００ｎｍに対して残膜厚が２００ｎｍになるまでエッチングする。なお、同一形状を有するゲート絶縁膜４および半導体層５は、ゲート電極２ａ上および配線交差部１６に形成される。すなわち、保持容量１４を構成する共通配線３上の半導体層ａ−Ｓｉ膜とｎ＋-ａ−Ｓｉ膜）５は除去され、この部分には膜厚２００ｎｍのゲート絶縁膜４のみが形成される。
【００５６】
その後、図１７（ｃ）、図１７（ｄ）、図１７（ｅ）に示すように、実施の形態２と同様の方法により、ソース電極配線６、ソース電極６ａ、ドレイン電極７、共通引き出し配線８、ＴＦＴ１３、層間絶縁膜１０、コンタクトホール１１、２８、２９および画素電極１２、接続配線３０を形成してＴＦＴアレイ基板を形成し、所望の液晶表示装置を構成する。
【００５７】
なお、本実施の形態は、保持容量１４を共通配線３とドレイン電極７によって形成する場合について説明したが、共通配線を有さず、ゲート電極配線とドレイン電極を重ね合わせて保持容量を形成する構造の液晶表示装置にも適用できる。
また、本実施の形態では、チャネルエッチ型ＴＦＴアレイ構造の液晶表示装置について説明したが、エッチングストッパ型ＴＦＴアレイ構造の液晶表示装置にも適用できる。
【００５８】
本実施の形態によれば、実施の形態２と同様の効果が得られると共に、保持容量１４形成部の絶縁膜が薄く形成されるため、実施の形態２と同じ容量の保持容量を形成するための共通配線３とドレイン電極７との重なり面積を小さくでき、共通配線３を細線化できるため、画素の開口率の向上を図れる。さらに、保持容量１４の層構成が金属／絶縁体／半導体とならないため、容量に電圧依存性が生じない。
【００５９】
実施の形態８．
図１８はこの発明の実施の形態８によるスイッチング素子としてＴＦＴを搭載した液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図で、ソース電極配線部、ＴＦＴ部、保持容量部、ゲート電極配線部、電極配線の交差部および共通配線の端子変換部の断面をそれぞれ示している。
図において、３１はＴＦＴ１３上に形成されたパッシベーション膜である。なお、図７〜図９と同一部分には同符号を付し説明を省略する。
【００６０】
次に、本実施の形態による液晶表示装置のＴＦＴアレイ基板の製造工程について説明する。
まず、図１８（ａ）、１８（ｂ）、１８（ｃ）に示すように、実施の形態２と同様の方法により透明絶縁性基板１上にゲート電極配線２、ゲート電極２ａ、共通配線３、ゲート絶縁膜４、半導体層５、ソース電極配線６、ソース電極６ａ、ドレイン電極７、共通引き出し配線８およびＴＦＴ１３を順次形成する。
【００６１】
次に、窒化シリコンを１００ｎｍ程度成膜してパッシベーション膜３１を形成する。
次に、ＴＦＴ１３および配線による段差を吸収して表面が平坦化されるように感光性を有するアクリル系透明樹脂を塗布し、フォトリソグラフィ法によりパターニングして、ドレイン電極７の共通配線３と対向し保持容量１４を形成している部分上にコンタクトホール１１、および端子変換部１５の共通引き出し配線８上と共通配線３上にコンタクトホール２８、２９を形成する。その後、焼成を行い層間絶縁膜１０を形成する。続いて、層間絶縁膜１０をマスクとしてコンタクトホール１１、２８、２９により露出したドレイン電極７上と共通引き出し配線８上のパッシベーション膜３１、および共通配線３上のパッシベーション膜３１とゲート絶縁膜４をエッチングし、コンタクトホール１１にドレイン電極７、コンタクトホール２８に共通引き出し配線８、およびコンタクトホール２９に共通配線３を露出させる（図１８（ｄ））。
その後、図１８（ｅ）に示すように、実施の形態２と同様の方法により画素電極１２および接続配線３０を形成してＴＦＴアレイ基板を形成し、所望の液晶表示装置を構成する。
【００６２】
なお、本実施の形態を実施の形態７に示した構造を有するＴＦＴアレイに適用しても同様の効果が得られる。
また、本実施の形態では、パッシベーション膜３１の膜厚を１００ｎｍ程度としたが、５０ｎｍ程度でもパッシベーション膜としての効果が得られる。
【００６３】
本実施の形態によれば、実施の形態２あるいは実施の形態７と同様の効果が得られると共に、ＴＦＴ１３上にはパッシベーション膜３１が形成されているため、ＴＦＴ特性が安定してこれの起因する表示不良を防止できる。なお、層間絶縁膜１０をマスクとしてのパッシベーション膜３１およびゲート絶縁膜４のエッチング工程では、ゲート絶縁膜４は２００ｎｍ、パッシベーション膜３１は１００ｎｍ程度の薄膜により構成するためエッチング時間は短く、層間絶縁膜１０の膜減りは小さいため、層間絶縁膜１０のピンホールを介しての短絡による歩留り低下や、層間絶縁膜１０上の画素電極１２と下層のゲート電極配線２やソース電極配線６との重なり容量の増加を誘発せず、輝度変化やクロストーク、ショットムラ等の表示不良の発生を抑制できる。
【００６４】
実施の形態９．
図１９はこの発明の実施の形態９によるスイッチング素子としてＴＦＴを搭載した液晶表示装置のＴＦＴアレイ基板を示す概略平面図で、図１９（ａ）は表示領域外の端子変換部、図１９（ｂ）は表示領域内の画素部を示している。図２０は図１９のＡ−Ｂ線に沿った部分、図２１は図１９のＣ−Ｄ線に沿った部分、図２２は図１９のＥ−Ｆ線に沿った部分の製造工程を示す断面図である。
図において、３２は層間絶縁膜１０の表面に形成された凹凸である。なお、図１〜図４と同一部分には同符号を付し説明を省略する。
【００６５】
次に、本実施の形態による液晶表示装置のＴＦＴアレイ基板の製造工程について説明する。
まず、図２０（ａ）、図２１（ａ）、図２２（ａ）に示すように、透明絶縁性基板１の表面にスパッタ法等を用いてＡｌを２００ｎｍ成膜し、フォトリソグラフィ法により形成したレジストを用いてパターニングして、ゲート電極配線２、ゲート電極２ａおよび共通配線３を形成する。
次に、図２０（ｂ）、図２１（ｂ）、図２２（ｂ）に示すように、プラズマＣＶＤ法等を用いてゲート絶縁膜４を構成する窒化シリコンを４００ｎｍ、ａ−Ｓｉを１５０ｎｍ、ｎ＋-ａ−Ｓｉを３０ｎｍ順次成膜した後、フォトリソグラフィ法により形成したレジストを用いて同一パターンに順次パターニングして、ゲート絶縁膜４およびａ−Ｓｉ膜とｎ＋-ａ−Ｓｉ膜からなる半導体層５を形成する。なお、同一形状を有するゲート絶縁膜４および半導体層５は、ゲート電極２ａ上、保持容量１４が形成される共通配線３上および配線交差部１６に形成される。
【００６６】
次に、図２０（ｃ）、図２１（ｃ）、図２２（ｃ）に示すように、スパッタ法等を用いてＣｒを４００ｎｍを成膜し、フォトリソグラフィ法により形成したレジストを用いてパターニングして、ソース電極配線６、ソース電極６ａ、ドレイン電極７および共通引き出し配線８を形成すると共に、ソース電極６ａおよびドレイン電極７に覆われていない部分のゲート電極２ａ上のｎ＋-ａ−Ｓｉ膜をドライエッチング法等によりエッチングしてチャネル部９を形成し、ＴＦＴ１３を形成する。
次に、図２０（ｄ）、図２１（ｄ）、図２２（ｄ）に示すように、ＴＦＴ１３および配線による段差を吸収して表面が平坦化されるように感光性を有するアクリル系透明樹脂を塗布し、フォトリソグラフィ法によりパターニングして、ドレイン電極７の共通配線３と対向し保持容量１４を形成している部分上にコンタクトホール１１を形成すると同時に、表示領域内の層間絶縁膜１０表面に微小な凹凸３２を形成する。その後、焼成を行い層間絶縁膜１０を形成する。
【００６７】
次に、図２０（ｅ）、図２１（ｅ）、図２２（ｅ）に示すように、スパッタ法等を用いてＡｌを１００ｎｍ成膜した後、フォトリソグラフィ法により形成したレジストを用いてパターニングして、画素電極１２を形成する。このとき、画素電極１２はコンタクトホール１１を介してドレイン電極７と電気的に接続される。なお、画素電極１２は層間絶縁膜１０に形成された凹凸３２により、反射電極を兼ねている。また、画素電極１２は、図１９（ｂ）に示すように、ゲート電極配線２およびソース電極配線６と層間絶縁膜１０を介して重なり部分を有して形成される。
【００６８】
以上の工程により形成されたＴＦＴアレイ基板（第一の基板）と対向基板（第二の基板）を貼り合わせ、この間に液晶材料を注入すると共に、ゲート電極配線２およびソース電極配線６に画像信号を送信する回路を接続することにより所望の反射型液晶表示装置を構成する。
このようにして形成された反射型液晶表示装置では、ＴＦＴ１３および配線に起因する段差は層間絶縁膜１０により平坦化されるため、段差に起因する配向異常は発生しない。また、画素電極１２はソース電極配線６およびゲート電極配線２と層間絶縁膜１０を介して重ね合わされているため、電極配線の電界に起因する配向異常も生じない。
【００６９】
なお、本実施の形態では、ゲート電極２ａ層を２００ｎｍのＡｌ膜を用いて構成したが、膜厚、材料ともこれに限定されるものではなく、膜厚は１００ｎｍ〜５００ｎｍ、材料はＡｌ、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ、ＴａおよびＣｕのいずれか、あるいはこれらを主成分とする合金、あるいはこれらの積層膜でもよい。これは、ソース電極６ａ、ドレイン電極７層および画素電極１２に関しても同様であるが、ソース電極配線６を構成する材料は、ゲート電極配線２等を構成する材料と選択的エッチングが可能な材料を用いる。ただし、ゲート絶縁膜４の一部を残す構成を有するＴＦＴアレイに適用した場合においては、この限りではない。また、画素電極１２の膜厚は２０ｎｍ〜２００ｎｍが望ましい。
また、配線が交差する部分での上層の段差切れを防止するために、ゲート電極配線２層およびゲート絶縁膜４のパターニング工程において、テーパエッチングを用いることが望ましい。
また、層間絶縁膜１０を構成する材料としては、反射型の液晶表示装置であるので、レジスト等の感光性を有する不透明樹脂を用いてもよい。
また、支持基板として、透明絶縁性基板１の代わりに不透明な絶縁性基板を用いてもよい。
【００７０】
また、本実施の形態は、保持容量１４を共通配線３とドレイン電極７によって形成する場合について説明したが、共通配線を有さず、ゲート電極配線とドレイン電極を重ね合わせて保持容量を形成する構造の液晶表示装置にも適用できる。
また、本実施の形態では、画素電極１２をゲート電極配線２とソース電極配線６の両方に重ねて形成したが、一方の電極配線のみと重ねる、もしくは重なりを有しない構造の液晶表示装置にも適用できる。
また、本実施の形態では、チャネルエッチ型ＴＦＴアレイ構造の液晶表示装置について説明したが、エッチングストッパ型ＴＦＴアレイ構造の液晶表示装置にも適用できる。
【００７１】
本実施の形態によれば、反射型液晶表示装置において実施の形態１と同様の効果が得られる。さらに、表面に微小な凹凸３２を有する層間絶縁膜１０をマスクとしてのエッチング工程を有しないため、凹凸３２の表面状態が保持され、反射電極の反射特性がプロセスの変動を受けないため、歩留りの向上が図れる。
また、本実施の形態では、実施の形態１に示した構成を有するＴＦＴアレイを反射型の液晶表示装置に適用した場合について示したが、実施の形態２〜実施の形態８に示す構成を有するＴＦＴアレイに対して、層間絶縁膜１０に表面に微小な凹凸３２を形成すると共に、画素電極１２をＡｌ、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ、ＴａおよびＣｕのいずれか、あるいはこれらを主成分とする合金、あるいはこれらの積層膜で形成することにより適用でき、それぞれ同様の効果が得られる。
【００７２】
【発明の効果】
以上のように、この発明によれば、ＴＦＴや配線上に形成され、ＴＦＴや配線に起因する段差を平坦化する層間絶縁膜を有するＴＦＴアレイにおいて、ゲート絶縁膜を半導体層と同一マスクでパターニングすることにより、層間絶縁膜をマスクとしてのゲート絶縁膜のエッチング工程における層間絶縁膜の膜減りは小さく、層間絶縁膜のピンホールを介しての短絡や、層間絶縁膜上の画素電極と下層配線との重なり容量の増加を防止でき、良好な表示特性を有する高開口率の液晶表示装置を高歩留りで得ることができる。
また、層間絶縁膜の膜減りは小さくなるため、高価な感光性を有する透明樹脂の膜厚を予め薄く形成することも可能となり、製造コストを低減できる。
また、本発明による液晶表示装置は、従来と比較して工程数の増加や新規なプロセスを必要としない。
また、ゲート絶縁膜が半導体層と同一パターンにパターニングされているため、配線交差部等を除いては、ソース電極配線層とゲート電極配線層の間にはゲート絶縁膜が介在しないため、ゲート電極配線とソース電極配線を互いの層で形成して二層膜構造とすることができ、配線抵抗が小さくなることから、配線の細線化や薄膜化が可能となる。
また、保持容量構成部分のゲート絶縁膜を薄膜化することにより、保持容量構成部分の共通配線の細線化でき、開口率の向上を図れる。
また、本構成のＴＦＴアレイ構造は、パッシベーション膜を有する構造にも適用でき、同様の効果が得られる。
また、本構成のＴＦＴアレイ構造は、反射型の液晶表示装置にも適用できる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による液晶表示装置のＴＦＴアレイ基板を示す概略平面図である。
【図２】 この発明の実施の形態１による液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。
【図３】 この発明の実施の形態１による液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。
【図４】 この発明の実施の形態１による液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。
【図５】 この発明の液晶表示装置の等価回路を示す図である。
【図６】 この発明の実施の形態２による液晶表示装置のＴＦＴアレイ基板を示す概略平面図である。
【図７】 この発明の実施の形態２による液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。
【図８】 この発明の実施の形態２による液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。
【図９】 この発明の実施の形態２による液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。
【図１０】 この発明の実施の形態３による液晶表示装置のＴＦＴアレイ基板を示す概略平面図である。
【図１１】 この発明の実施の形態３による液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。
【図１２】 この発明の実施の形態３による液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。
【図１３】 この発明の実施の形態３による液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。
【図１４】 この発明の実施の形態４による液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。
【図１５】 この発明の実施の形態５による液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。
【図１６】 この発明の実施の形態６による液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。
【図１７】 この発明の実施の形態７による液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。
【図１８】 この発明の実施の形態８による液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。
【図１９】 この発明の実施の形態９による液晶表示装置のＴＦＴアレイ基板を示す概略平面図である。
【図２０】 この発明の実施の形態９による液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。
【図２１】 この発明の実施の形態９による液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。
【図２２】 この発明の実施の形態９による液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。
【図２３】 従来のこの種液晶表示装置のＴＦＴアレイ基板を示す概略平面図である。
【図２４】 従来の液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。
【図２５】 従来の液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。
【図２６】 従来の液晶表示装置のＴＦＴアレイ基板の製造工程を示す断面図である。
【符号の説明】
１ 絶縁性基板、２ ゲート電極配線、２ａ ゲート電極、
２ｂ ゲート上層配線、３ 共通配線、３ｂ 共通上層配線、
４ ゲート絶縁膜、５ 半導体層、６ ソース電極配線、６ａ ソース電極、
６ｂ ソース下層配線、７ ドレイン電極、８ 共通引き出し配線、
９ チャネル部、１０ 層間絶縁膜、１１ コンタクトホール、
１２ 画素電極、１３ ＴＦＴ、１４ 保持容量、１５ 端子変換部、
１６ 配線交差部、１７ ゲート端子、１８ ソース端子、１９ 共通端子、
２２ 液晶容量、２３、２４、２５、２６ 重なり容量、
２８、２９ コンタクトホール、３０ 接続配線、
３１ パッシベーション膜、３２ 層間絶縁膜の凹凸。[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a liquid crystal display device equipped with a thin film transistor (hereinafter referred to as TFT) and a method for manufacturing the same.
[0002]
[Prior art]
  In recent years, liquid crystal display devices equipped with TFTs have been used in a wide range of applications such as notebook personal computers, desktop displays, and portable terminals by taking advantage of their thinness, light weight, and low power consumption. ing.
  A liquid crystal display device equipped with a conventional TFT has a TFT and pixel electrodes formed around a gate electrode, a source electrode, a semiconductor layer, and the like arranged in a matrix on an insulating substrate, and an electrode wiring formed around the pixel electrode. A first substrate (TFT array substrate) having (gate electrode wiring, source electrode wiring), a black matrix (hereinafter referred to as BM) on another insulating substrate, and a second substrate having a counter electrode (counter substrate) ) Are opposed to each other and bonded together, and a liquid crystal material is injected between the first substrate and the second substrate.
[0003]
  In order to extend the advantages of the liquid crystal display device such as thinness, light weight, and low power consumption, it is effective to increase the effective display area of the pixel portion of the liquid crystal display panel, that is, to improve the aperture ratio of the pixel. Conventionally, in a TFT array using TN liquid crystal, which is most widely used, an alignment abnormality due to a step such as a TFT or electrode wiring, or an electric field different from the electric field of the pixel electrode due to the electrode wiring formed around the pixel electrode. Since light leaks due to the occurrence, it is necessary to widen the formation region of the BM provided on the counter substrate in order to prevent these display defects, and it is difficult to increase the aperture ratio of the pixels.
  As a method for solving the above problem, after forming TFTs and electrode wirings on an insulating substrate, an interlayer insulating film is formed so as to cover them, and then flattened. A method of forming a pixel electrode having a large area on an interlayer insulating film by overlapping is proposed. For example, Japanese Patent Laid-Open No. 9-127553 discloses a high aperture ratio using an interlayer insulating film made of a transparent resin. A TFT array structure is disclosed.
[0004]
  FIG. 23 is a schematic plan view showing an example of a TFT array substrate of a liquid crystal display device having a conventional high aperture ratio TFT array structure. FIG. 23A shows a terminal conversion portion outside the display area, and FIG. A pixel portion in the region is shown. 24 is a cross-sectional view showing a manufacturing process of the part along the line AB in FIG. 23, FIG. 25 is the part along the line CD in FIG. 23, and FIG. FIG. In the figure, 1 is a transparent insulating substrate such as a glass substrate, 2 is a gate electrode wiring formed on the transparent insulating substrate 1, 2a is a gate electrode formed by extending from the gate electrode wiring 2, and 3 is a transparent insulating substrate. Common wiring formed on the conductive substrate 1, 4 is a gate insulating film formed on the gate electrode 2a layer, 5 is an amorphous silicon (hereinafter referred to as a-Si) film formed on the gate insulating film 4, and Low-resistance amorphous silicon doped with impurities (hereinafter n+-a-Si) a semiconductor layer made of a film, 6 is a source electrode wiring, 6a is a source electrode formed extending from the source electrode wiring 6, 7 is a drain electrode paired with the source electrode 6, and 8 is a source Common lead wiring formed in the same layer as the electrode wiring 7, 9 is a channel portion, 10 is an interlayer insulating film, 11 is a contact hole formed on the drain electrode 7 constituting the storage capacitor 14, and 12 is an interlayer insulating film 10. The pixel electrode formed above is electrically connected to the drain electrode 8 through the contact hole 11. Reference numeral 13 denotes a TFT, 14 denotes a storage capacitor, 15 denotes a terminal converter provided outside the display area of the common wiring 3, and the common wiring 3 is connected to the common lead-out wiring 8 in the terminal converter 15. Reference numeral 16 denotes a wiring intersection between the gate electrode wiring 2 or the common wiring 3 and the source electrode wiring 6 or the common lead-out wiring 8. 28 is a contact hole formed on the common lead wire 8 of the terminal converter 15, 29 is a contact hole formed on the common wire 3 of the terminal converter 15, and 30 is an ITO film formed simultaneously with the formation of the pixel electrode 12. Reference numeral 31 denotes a passivation film formed on the TFT 13.
[0005]
  Next, a manufacturing process of a TFT array substrate of a conventional liquid crystal display device will be described with reference to FIGS.
First, as shown in FIG. 24A, FIG. 25A, and FIG. 26A, a Cr film was formed on the surface of the transparent insulating substrate 1 using a sputtering method or the like, and was formed by a photolithography method. The gate electrode wiring 2, the gate electrode 2a, and the common wiring 3 are formed by patterning using a resist.
Next, as shown in FIGS. 24B, 25B, and 26B, the silicon nitride, a-Si, and n that constitute the gate insulating film 4 using a plasma CVD method or the like are used.+-a-Si is sequentially deposited, and then a resist formed by photolithography is used to form n+-patterning the a-Si film and the a-Si film to form an a-Si film and n+A semiconductor layer 5 made of an -a-Si film is formed.
Next, as shown in FIG. 24C, FIG. 25C, and FIG. 26C, a Cr film is formed by sputtering and patterned using a resist formed by photolithography to form a source electrode. The wiring 6, the source electrode 6 a, the drain electrode 7, and the common lead-out wiring 8 are formed, and n on the gate electrode 2 a that is not covered with the source electrode 6 a and the drain electrode 7+The channel portion 9 is formed by etching the -a-Si film by a dry etching method or the like, and the TFT 13 is formed.
[0006]
  Next, a passivation film 31 is formed by depositing silicon nitride.
  Next, an acrylic transparent resin having photosensitivity is applied so as to absorb the level difference caused by the TFT 13 and the wiring and the surface is flattened, and is patterned by photolithography to face the common wiring 3 of the drain electrode 7. Contact holes 28 and 29 are formed on the contact hole 11 and the common lead-out wiring 8 and the common wiring 3 of the terminal conversion unit 15 on the portion constituting the storage capacitor 14. Thereafter, baking is performed to form the interlayer insulating film 10. Subsequently, using the interlayer insulating film 10 as a mask, the passivation film 31 on the drain electrode 7 and the common lead-out wiring 8 exposed by the contact holes 11, 28 and 29, and the passivation film 31 and the gate insulating film 4 on the common wiring 3 are formed. Etching is performed to expose the drain electrode 7 in the contact hole 11, the common extraction wiring 8 in the contact hole 28, and the common wiring 3 in the contact hole 29 (FIGS. 24D, 25D, and 26D). .
Next, as shown in FIGS. 24E, 25E, and 26E, an ITO film is formed by a sputtering method, and then patterned using a resist formed by a photolithography method to form a pixel. The electrode 12 and the connection wiring 30 are formed. At this time, the pixel electrode 12 is electrically connected to the drain electrode 7 through the contact hole 11, and the common lead-out wiring 8 and the common wiring 3 of the terminal converter 15 are electrically connected through the contact holes 28 and 29 and the connection wiring 30. Connected. The TFT array substrate is formed by the above process.
[0007]
[Problems to be solved by the invention]
  A conventional liquid crystal display device having a high aperture ratio TFT array structure is configured as described above, and includes a gate electrode wiring 2 and the like under the interlayer insulating film 10 and a pixel electrode 12 formed on the interlayer insulating film 10. In order to make an electrical connection, it is necessary to pattern the interlayer insulating film 10 and then etch the gate insulating film 4 on the common wiring 3 using the interlayer insulating film 10 as a mask. The interlayer insulating film 10 is a gate insulating film. Since the etching selectivity with respect to the gate insulating film 4 is small, the interlayer insulating film 10 is also etched when the gate insulating film 4 is etched, resulting in a reduction in film thickness, and a short circuit occurs through the pinhole of the interlayer insulating film 10 to reduce the yield. There was a problem. In addition, the overlapping capacity between the pixel electrode 12 on the interlayer insulating film 10 and the underlying source electrode wiring 6 and gate electrode wiring 2 is increased, causing display defects such as luminance change, crosstalk, and shot unevenness.
As a method for solving the above problem, a method of increasing the thickness of the interlayer insulating film is conceivable. However, in a large substrate, it is difficult to increase the thickness while maintaining in-plane uniformity. Although a transparent resin having photosensitivity is used, the transparent resin having photosensitivity is expensive, and increasing the film thickness causes an increase in cost.
[0008]
  The present invention has been made to solve the above-described problems, and suppresses a reduction in the thickness of an interlayer insulating film made of a resin used for planarization, and has a high aperture ratio with good display characteristics. An object of the present invention is to obtain a liquid crystal display device with a high yield. Furthermore, it aims at providing the manufacturing method suitable for this apparatus.
[0009]
[Means for Solving the Problems]
  A liquid crystal display device according to the present invention includes a transparent insulating substrate,
  A scanning electrode, a scanning electrode wiring and a common wiring formed on the transparent insulating substrate;
  A semiconductor layer formed to cover the scan electrode and to cover a predetermined portion of the scan electrode wiring and the common wiring;
  Formed on the transparent insulating substrate under the semiconductor layer, etched with the same mask as the semiconductor layer, and etched except for a portion where the semiconductor layer is formed. An insulating film made of a thin residual film,
  A first electrode constituting a semiconductor element together with a semiconductor layer on the scan electrode, a second electrode, and a first electrode wiring connected to the first electrode;
  An interlayer insulating film made of a resin formed above the scan electrode, scan electrode wiring, common wiring, semiconductor layer, first electrode, first electrode wiring and second electrode;
  A transparent conductive film formed on the interlayer insulating film and electrically connected to the second electrode through a first contact hole formed in the interlayer insulating film.PictureAn elementary electrode;
  Simultaneously with the first electrode wiring, a common lead wiring formed on the transparent insulating substrate,
A first substrate formed of the same material as the pixel electrode and having a terminal conversion portion outside the display region including a connection wiring that electrically connects the common lead-out wiring and the common wiring; and
  A second substrate for sandwiching a liquid crystal material together with the first substrate;
  The semiconductor layer is not formed in the terminal conversion portion, and in this terminal conversion portion, the thin residual film of the insulating film covers the common wiring, and the thin residual film and the interlayer insulating film A second contact hole is formed, and the connection wiring connects the common wiring and the common lead wiring through the second contact hole.In addition, even in the storage capacitor portion where the common wiring faces the second electrode, the semiconductor layer is not formed, and a thin remaining film of the insulating film is formed. The thickness of the insulating film Thin residual film formed a holding capacityIt is characterized by that.
[0010]
The method of manufacturing a liquid crystal display device according to the present invention is such that the first and second transparent insulating substrates are opposed to each other and a liquid crystal material is sandwiched between the first and second transparent insulating substrates. In the liquid crystal display device manufacturing method,
  Forming a scan electrode, a scan electrode wiring and a common wiring on the first transparent insulating substrate;
  An insulating film is formed on the first transparent insulating substrate and a semiconductor film is formed on the first transparent insulating substrate so as to cover the scanning electrode, the scanning electrode wiring, and the common wiring, and then the semiconductor film is formed using the same mask. Patterning to form a semiconductor layer covering the scan electrode and covering a predetermined portion of the scan electrode wiring and common wiring, etching the insulating film, and making the etched portion a thin residual film, A step of covering the common wiring with a terminal conversion portion outside the display area of the first transparent insulating substrate with a thin residual film of the insulating film;
  A first electrode, a second electrode, a first electrode wiring connected to the first electrode, and a common lead wiring are formed in the terminal conversion portion together with the semiconductor layer on the scan electrode. Process,
  A transparent resin having photosensitivity is applied on the first transparent insulating substrate so as to cover the first electrode, the first electrode wiring, the second electrode, and the common lead-out wiring, and then exposed and developed. Interlayer insulation having a first contact hole on the second electrode, a second contact hole on the common lead wire of the terminal converter, and a third contact hole on the common wire of the terminal converter Forming a film;
  Etching the thin remaining film of the insulating film exposed by the third contact hole using the interlayer insulating film as a mask;
  A transparent conductive film is formed on the interlayer insulating film and in the first, second, and third contact holes, patterned, and electrically through the second electrode and the first contact hole. Forming a connection line for electrically connecting the connected pixel electrode, the common lead line, and the common line through the second contact hole and the third contact hole;See
The semiconductor film is removed in the terminal conversion part, and the semiconductor film is removed even in the storage capacitor part where the common wiring faces the second electrode, and a thin residual film of the insulating film is formed. Formed, and the remaining thin film of this insulating film formed a storage capacitor.It is characterized by that.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
  Hereinafter, a liquid crystal display device and a manufacturing method thereof according to an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a schematic plan view showing a TFT array substrate of a liquid crystal display device in which TFTs are mounted as switching elements according to Embodiment 1 of the present invention. FIG. 1 (a) is a terminal conversion unit outside the display area, and FIG. ) Indicates a pixel portion in the display area. 2 is a cross-sectional view showing a manufacturing process of a part taken along line AB in FIG. 1, FIG. 3 is a part taken along line CD in FIG. 1, and FIG. FIG.
  In the figure, 1 is a transparent insulating substrate such as a glass substrate, 2 is a scanning electrode wiring (gate electrode wiring in the present embodiment) formed on the transparent insulating substrate 1, and 2 a is extended from the gate electrode wiring 2. The formed scanning electrode (in this embodiment, a gate electrode), 3 is a common wiring formed on the transparent insulating substrate 1, and 4 is a gate formed on the gate electrode wiring 2, the gate electrode 2a and the common wiring 3. The insulating film 5 includes an amorphous silicon (hereinafter referred to as a-Si) film formed on the gate insulating film 4 and a low-resistance amorphous silicon (hereinafter referred to as n) doped with impurities.+-a-Si) is a semiconductor layer, 6 is a first electrode wiring (source electrode wiring in the present embodiment), 6a is a first electrode (main book) formed extending from the source electrode wiring 6 (Source electrode in the embodiment), 7 is a second electrode (drain electrode in the present embodiment) that forms a pair with the source electrode 6, 8 is a common lead wiring formed in the same layer as the source electrode wiring 7, and 9 is The channel portion 10 is an interlayer insulating film, 11 is a first contact hole (hereinafter referred to as contact hole 11) formed on the drain electrode 7 constituting the storage capacitor 14, and 12 is formed on the interlayer insulating film 10. The pixel electrode is electrically connected to the drain electrode 7 through the contact hole 11. Reference numeral 13 denotes a TFT, 14 denotes a storage capacitor, 15 denotes a terminal converter provided outside the display area of the common wiring 3, and the common wiring 3 is connected to the common lead-out wiring 8 in the terminal converter 15. Reference numeral 16 denotes a wiring intersection between the gate electrode wiring 2 or the common wiring 3 and the source electrode wiring 6 or the common lead-out wiring 8.
[0012]
  Next, the manufacturing process of the TFT array substrate of the liquid crystal display device according to the present embodiment will be described.
First, as shown in FIGS. 2 (a), 3 (a), and 4 (a), Al, Cr, Mo, W, Ti, Ta, and the like are formed on the surface of the transparent insulating substrate 1 using a sputtering method or the like. One of Cu, an alloy containing these as a main component, or a laminated film thereof is formed and patterned using a resist formed by a photolithography method to form the gate electrode wiring 2, the gate electrode 2a, and the common wiring 3 Form.
Next, as shown in FIGS. 2B, 3B, and 4B, the gate electrode wiring 2, the gate electrode 2a, and the common wiring 3 are covered using a plasma CVD method or the like. , Silicon nitride constituting the gate insulating film 4 on the transparent insulating substrate 1, a-Si, n+-a-Si is sequentially formed, and then sequentially patterned into the same pattern using a resist formed by photolithography, and the patterned gate insulating film 4 and a-Si film and n+A semiconductor layer 5 made of an -a-Si film is formed. Note that the patterned gate insulating film 4 and the semiconductor layer (a-Si film and n having the same shape)+-a-Si film) 5 covers the gate electrode 2 a, covers the portion on the common wiring 3 forming the storage capacitor 14, and the wiring intersection 16 of the gate electrode wiring 2, the common wiring 3 and the source electrode wiring 6. And the terminal conversion portion 15 where the common wiring 3 and the common extraction wiring 8 intersect as shown in FIG. 4 is formed so as to cover the intersection 16 of the gate electrode wiring 2 and the common extraction wiring 8. Not formed.
[0013]
  Next, as shown in FIGS. 2C, 3C, and 4C, the gate electrode wiring 2 and the like are formed on the transparent insulating substrate so as to cover the patterned semiconductor layer 5 by sputtering. A metal thin film (Al, Cr, Mo, W, Ti, Ta and Cu, or an alloy containing these as a main component, or a laminated film thereof) that can be selectively etched with the metal constituting Then, patterning is performed using a resist formed by a photolithography method to form the source electrode wiring 6, the source electrode 6a, the drain electrode 7, and the common lead-out wiring 8, and is not covered with the source electrode 6a and the drain electrode 7. N on part of the gate electrode 2a+The channel portion 9 is formed by etching the -a-Si film by a dry etching method or the like, and the TFT 13 is formed. The source electrode 6a and the drain electrode 7 form a TFT 13 together with the semiconductor layer 5 on the gate electrode 2a, and the common lead-out line 8 is formed outside the display area so as to intersect the gate electrode line 2 and the common line 3. The common lead wire 8 is directly electrically connected to the common wire 3 in the terminal converter 15.
[0014]
  Next, as shown in FIGS. 2 (d), 3 (d), and 4 (d), an acrylic transparent resin having photosensitivity so as to absorb the level difference caused by the TFT 13 and the wiring and to flatten the surface. Then, a contact hole 11 is formed on a portion of the drain electrode 7 facing the common wiring 3 and constituting the storage capacitor 14. Thereafter, baking is performed to form the interlayer insulating film 10.
Next, as shown in FIGS. 2 (e), 3 (e), and 4 (e), a transparent conductive film such as ITO, indium oxide, tin oxide or the like is formed using a sputtering method or the like. The pixel electrode 12 is formed by patterning using a resist formed by lithography. At this time, the pixel electrode 12 is electrically connected to the drain electrode 7 through the contact hole 11. As shown in FIG. 1B, the pixel electrode 12 is formed so as to overlap the gate electrode wiring 2, the gate electrode 2a, the source electrode wiring 6, and the source electrode 6a.
[0015]
  The TFT array substrate (first substrate) and the counter substrate (second substrate) formed by the above steps are bonded together, and a liquid crystal material is injected therebetween, and an image signal is applied to the gate electrode wiring 2 and the source electrode wiring 6. Is connected, and a backlight unit is attached to form a desired liquid crystal display device.
  In the liquid crystal display device formed in this way, the step due to the TFT 13 and the wiring is flattened by the interlayer insulating film 10, so that no alignment abnormality due to the step occurs. In addition, since the pixel electrode 12 is overlapped with the source electrode wiring 6 and the gate electrode wiring 2 via the interlayer insulating film 10, there is no alignment abnormality caused by the electric field of the electrode wiring.
[0016]
  FIG. 5 shows an equivalent circuit of the TFT array. In the figure, 17 is a gate terminal (G1, G2,... Gn) formed at the substrate end extending from the gate electrode wiring 2, and 18 is a source formed at the substrate end extending from the source electrode wiring 6. Terminals (S1, S2,... Sn), 19 are common terminals formed at the end of the substrate extending from the common lead wiring 8. 22 is a liquid crystal capacitor formed between the pixel electrode 12 and the counter electrode on the counter substrate, 23 and 24 are overlapping capacities of the pixel electrode 12 and the source electrode wiring 6, and 23 is the source electrode wiring 6 in the same pixel. The overlap capacitances Cds1, 24 are the overlap capacitance Cds2 with the source electrode wiring 6 of the adjacent pixel. 25 and 26 are overlapping capacitances between the pixel electrode 12 and the gate electrode wiring 2, 25 is an overlapping capacitance Cgd1 with the gate electrode wiring 2 in the same pixel, and 26 is an overlapping capacitance Cgd2 with the gate electrode wiring 2 of the adjacent pixel. .
[0017]
  In this embodiment, since the gate insulating film 4 is patterned in the same shape as the semiconductor layer 5, the step in this portion becomes large, and there is a high possibility that the step will be cut off in the source electrode wiring 6 and the like formed in the upper layer. Become. In order to prevent this, it is desirable to use taper etching in the etching process of the gate insulating film 4.
  In this embodiment, the case where the storage capacitor 14 is formed by the common wiring 3 and the drain electrode 7 has been described. However, the storage capacitor 14 is formed by overlapping the gate electrode wiring and the drain electrode without having the common wiring. The present invention can also be applied to a liquid crystal display device having a structure.
  Further, in this embodiment, the pixel electrode 12 is formed so as to overlap both the gate electrode wiring 2 and the source electrode wiring 6, but the liquid crystal display device has a structure that overlaps only one electrode wiring or does not overlap. Applicable.
  In this embodiment mode, a liquid crystal display device having a channel etch type TFT array structure has been described. However, the present invention can also be applied to a liquid crystal display device having an etching stopper type TFT array structure.
[0018]
  According to the present invention, the gate insulating film 4 is patterned with the same mask as the semiconductor layer 5, and is a region other than the electrode wiring intersection 16, the TFT 13 formation region on the gate electrode 2 a and the storage capacitor 14 formation region on the common wiring 3. Therefore, the gate insulating film 4 is not formed on the common wiring 3 of the terminal converter 15, and the common lead-out wiring 8 can be directly formed on the common wiring 3 to be electrically connected. This eliminates the need for the etching process of the gate insulating film 4 using the interlayer insulating film 10 as a mask, which has been conventionally required in the terminal conversion unit 15, and does not reduce the thickness of the interlayer insulating film 10. It does not induce a yield reduction due to a short circuit through a hole or an increase in overlap capacitances 23, 24, 25, 26 between the pixel electrode 12 on the interlayer insulating film 10 and the lower gate electrode wiring 2 or source electrode wiring 6, Occurrence of display defects such as luminance change, crosstalk, and shot unevenness can be suppressed. In addition, since it is not necessary to consider the reduction in the thickness of the interlayer insulating film 10, it is possible to previously form a thin transparent resin film having high photosensitivity, thereby reducing the manufacturing cost.
  Further, the liquid crystal display device according to the present embodiment does not require an increase in the number of processes or a new process as compared with the conventional one.
[0019]
Embodiment 2. FIG.
  FIG. 6 is a schematic plan view showing a TFT array substrate of a liquid crystal display device in which a TFT is mounted as a switching element according to Embodiment 2 of the present invention. FIG. 6 (a) is a terminal conversion unit outside the display area, and FIG. ) Indicates a pixel portion in the display area. 7 is a cross-sectional view showing a manufacturing process of a portion along the line AB in FIG. 6, FIG. 8 is a portion along the line CD in FIG. 6, and FIG. 9 is a cross-sectional view showing a manufacturing process of the portion along the line EF in FIG. FIG.
  In the figure, 28 is a second contact hole (hereinafter referred to as contact hole 28) formed on the common lead wire 8 of the terminal converter 15, and 29 is a second contact hole formed on the common wire 3 of the terminal converter 15. Three contact holes (hereinafter referred to as contact holes 29) and 30 are connection wirings made of an ITO film formed at the same time as the pixel electrode 12 is formed. In addition, the same code | symbol is attached | subjected to FIGS. 1-4 and the same part, and description is abbreviate | omitted.
[0020]
  Next, the manufacturing process of the TFT array substrate of the liquid crystal display device according to the present embodiment will be described.
First, as shown in FIGS. 7 (a), 8 (a), and 9 (a), a Cr film having a thickness of 400 nm is formed on the surface of the transparent insulating substrate 1 by sputtering or the like, and is formed by photolithography. The gate electrode wiring 2, the gate electrode 2a and the common wiring 3 are formed by patterning using the resist.
  Next, as shown in FIGS. 7B, 8B, and 9B, using a plasma CVD method or the like, the gate electrode wiring 2, the gate electrode 2a, and the common wiring 3 are covered. Silicon nitride constituting the gate insulating film 4 on the transparent insulating substrate 1 is 400 nm, a-Si is 150 nm, n+-a-Si is sequentially formed to a thickness of 30 nm, and then sequentially patterned in the same pattern using a resist formed by photolithography, and the gate insulating film 4 and the a-Si film and n+A semiconductor layer 5 made of an -a-Si film is formed. At this time, the semiconductor layer 5 is patterned, and the etched portion of the gate insulating film 4 is etched until the remaining film thickness reaches 200 nm with respect to the film thickness of 400 nm. Note that the gate insulating film 4 and the semiconductor layer 5 having the same shape and a thickness of 400 nm cover the gate electrode 2a and the portion on the common wiring 3 where the storage capacitor 14 is formed, and the gate electrode wiring 2 and the common wiring 3 Although formed so as to cover the wiring intersection 16 with the source electrode wiring 6 and the intersection 16 between the gate electrode wiring 2 and the common lead-out wiring 8, as shown in FIG. 3 is covered with a thin remaining film portion of the etched gate insulating film 4.
[0021]
  Next, as shown in FIG. 7C, FIG. 8C, and FIG. 9C, a Cr film is formed to a thickness of 400 nm using a sputtering method or the like, and patterned using a resist formed by a photolithography method. Then, the source electrode wiring 6, the source electrode 6a, the drain electrode 7, and the common lead wiring 8 are formed, and the n on the gate electrode 2a that is not covered with the source electrode 6a and the drain electrode 7 is formed.+The channel portion 9 is formed by etching the -a-Si film by a dry etching method or the like, and the TFT 13 is formed. The source electrode 6a and the drain electrode 7 form a TFT 13 together with the semiconductor layer 5 on the gate electrode 2a. As shown in FIG. 9C, the common lead-out wiring 8 is formed on the thin remaining film portion of the gate insulating film 4 in the terminal conversion unit 15.
[0022]
Next, as shown in FIGS. 7 (d), 8 (d), and 9 (d), an acrylic transparent resin having photosensitivity so as to absorb the level difference caused by the TFT 13 and the wiring to flatten the surface. And is patterned by photolithography, and is common to the contact hole 11 and the common lead-out wiring 8 of the terminal converter 15 on the portion of the drain electrode 7 facing the common wiring 3 and forming the storage capacitor 14. Contact holes 28 and 29 are formed on the wiring 3. Thereafter, baking is performed to form the interlayer insulating film 10. Subsequently, the gate insulating film 4 on the common wiring 3 exposed through the contact hole 29 is etched using the interlayer insulating film 10 as a mask to expose the common wiring 3 in the contact hole 29.
[0023]
  Next, as shown in FIGS. 7 (e), 8 (e), and 9 (e), ITO is deposited to a thickness of 100 nm using a sputtering method or the like, and then patterned using a resist formed by a photolithography method. Thus, the pixel electrode 12 and the connection wiring 30 are formed. At this time, the pixel electrode 12 is electrically connected to the drain electrode 7 through the contact hole 11, and the common lead-out wiring 8 and the common wiring 3 of the terminal converter 15 are electrically connected through the contact holes 28 and 29 and the connection wiring 30. Connected. As shown in FIG. 6B, the pixel electrode 12 is formed with an overlap portion having a width of 3 μm via the gate electrode wiring 2 and the source electrode wiring 6 and the interlayer insulating film 10.
[0024]
  The TFT array substrate (first substrate) and the counter substrate (second substrate) formed by the above steps are bonded together, and a liquid crystal material is injected therebetween, and an image signal is applied to the gate electrode wiring 2 and the source electrode wiring 6. Is connected, and a backlight unit is attached to form a desired liquid crystal display device.
  In the liquid crystal display device formed in this way, the step due to the TFT 13 and the wiring is flattened by the interlayer insulating film 10, so that no alignment abnormality due to the step occurs. In addition, since the pixel electrode 12 is overlapped with the source electrode wiring 6 and the gate electrode wiring 2 via the interlayer insulating film 10, there is no alignment abnormality caused by the electric field of the electrode wiring.
[0025]
  In this embodiment, the two gate electrode wiring layers are formed using a 400 nm Cr film, but the film thickness and material are not limited to these, and the film thickness is 100 nm to 500 nm, and the material is Al. Any of Mo, W, Ti, Ta and Cu, an alloy containing these as a main component, or a laminated film thereof may be used. The same applies to the six layers of source electrode wiring. Further, in order to prevent the upper layer from being cut off at the portion where the wiring intersects, it is desirable to use taper etching in the patterning process of the two gate electrode wiring layers.
  In this embodiment, the film thickness of the gate insulating film 4 is 400 nm and the remaining film thickness after etching is 200 nm. However, the film thickness is not particularly limited, and the film thickness is 200 nm to 600 nm. The remaining film thickness may be 300 nm or less. Note that this film thickness is a case where a silicon nitride film is used as the material of the gate insulating film 4, and is different when another material such as a silicon oxide film or an organic insulating film is used. Similarly, the a-Si film constituting the semiconductor layer 5 and n+The thickness of the -a-Si film is not limited.
[0026]
  In this embodiment, since the gate insulating film 4 is patterned with the same mask as the semiconductor layer 5, the step in this portion becomes large, and there is a high possibility that a step break will occur in the source electrode wiring 6 and the like formed in the upper layer. Become. In order to prevent this, it is desirable to use taper etching in the etching process of the gate insulating film 4.
  In this embodiment, the case where the storage capacitor 14 is formed by the common wiring 3 and the drain electrode 7 has been described. However, the storage capacitor 14 is formed by overlapping the gate electrode wiring and the drain electrode without having the common wiring. The present invention can also be applied to a liquid crystal display device having a structure.
  Further, in this embodiment, the pixel electrode 12 is formed so as to overlap both the gate electrode wiring 2 and the source electrode wiring 6, but the liquid crystal display device has a structure that overlaps only one electrode wiring or does not overlap. Applicable. In this embodiment mode, a liquid crystal display device having a channel etch type TFT array structure has been described. However, the present invention can also be applied to a liquid crystal display device having an etching stopper type TFT array structure.
[0027]
  In the present embodiment, a contact hole 29 is formed in the interlayer insulating film 10 in order to connect the common wiring 3 and the common lead-out wiring 8 using the connection wiring 30 formed simultaneously with the pixel electrode 12 in the terminal converter 15. After that, the gate insulating film 4 is etched using the interlayer insulating film 10 as a mask. This portion of the gate insulating film 4 is etched to a residual film thickness of about 200 nm when the semiconductor layer 5 is patterned as shown in FIG. Therefore, the etching time is shorter than in the conventional process in which the gate insulating film 4 is not patterned, and the film loss of the interlayer insulating film 10 during the etching of the gate insulating film 4 is small. Decrease in yield due to short-circuiting, and overlap capacitance between the pixel electrode 12 on the interlayer insulating film 10 and the lower gate electrode wiring 2 and source electrode wiring 6 Without inducing increased, luminance variation and crosstalk, the display defective shot unevenness can be suppressed. In addition, since it is not necessary to consider the reduction in the thickness of the interlayer insulating film 10, it is possible to previously form a thin transparent resin film having high photosensitivity, thereby reducing the manufacturing cost.
  Further, the liquid crystal display device according to the present embodiment does not require an increase in the number of processes or a new process as compared with the conventional one.
[0028]
Embodiment 3 FIG.
  FIG. 10 is a schematic plan view showing a TFT array substrate of a liquid crystal display device in which TFTs are mounted as switching elements according to Embodiment 3 of the present invention. FIG. 10 (a) is a terminal conversion unit outside the display area, and FIG. ) Indicates a pixel portion in the display area. 11 is a section taken along line AB in FIG. 10, FIG. 12 is a section taken along line CD in FIG. 10, and FIG. 13 is a cross-sectional view showing a manufacturing process of the part taken along line EF in FIG. FIG.
In the figure, 2b is an upper layer wiring of the gate electrode wiring 2 (in this embodiment, a gate upper layer wiring), 3b is an upper layer wiring of the common wiring 3 (in this embodiment, a common upper layer wiring), and 6b is a source electrode wiring 6. Lower layer wiring (source lower layer wiring in this embodiment). In addition, the same code | symbol is attached | subjected to FIGS. 1-4 and the same part, and description is abbreviate | omitted.
[0029]
  Next, the manufacturing process of the TFT array substrate of the liquid crystal display device according to the present embodiment will be described.
First, as shown in FIGS. 11 (a), 12 (a), and 13 (a), Al, Cr, Mo, W, Ti, Ta, and the like are formed on the surface of the transparent insulating substrate 1 using a sputtering method or the like. One of Cu, an alloy containing these as a main component, or a laminated film thereof is formed and patterned using a resist formed by a photolithography method to form the gate electrode wiring 2, the gate electrode 2a, and the common wiring 3 Form. At this time, the source lower layer wiring 6 b is simultaneously formed in the formation region of the source electrode wiring 6 excluding the TFT 13 formation region and the wiring intersection 16.
  Next, as shown in FIGS. 11 (b), 12 (b), and 13 (b), silicon nitride, a-Si, and n that constitute the gate insulating film 4 using a plasma CVD method or the like.+-a-Si is sequentially formed, and then sequentially patterned into the same pattern using a resist formed by photolithography, and the gate insulating film 4 and the a-Si film and n+A semiconductor layer 5 made of an -a-Si film is formed. Note that the gate insulating film 4 and the semiconductor layer 5 having the same shape are formed on the gate electrode 2 a, the common wiring 3 forming the storage capacitor 14, and the wiring intersection 16.
[0030]
  Next, as shown in FIGS. 11 (c), 12 (c), and 13 (c), a metal thin film (Al, Cr) that can be selectively etched with the metal constituting the gate electrode wiring 2 and the like by sputtering. , Mo, W, Ti, Ta and Cu, or an alloy containing these as a main component, or a laminated film of these), and patterning using a resist formed by a photolithography method, Electrode wiring 6, source electrode 6a, drain electrode 7 and common lead-out wiring 8 are formed. At this time, the gate upper layer wiring 2 b and the common upper layer wiring 3 b are simultaneously formed on the gate electrode wiring 2 and the common wiring 3 excluding the formation region of the TFT 13 and the storage capacitor 14 and the wiring intersection 16. Thereby, the gate electrode wiring 2, the common wiring 3 and the source electrode wiring 6 excluding the TFT 13 formation region and the wiring intersection 16 have a two-layer film structure.
  Subsequently, n on the gate electrode 2a in a portion not covered with the source electrode 6a and the drain electrode 8+The channel portion 9 is formed by etching the a-Si film by a dry etching method or the like, and the TFT 13 is formed.
[0031]
  Next, as shown in FIG. 11 (d), FIG. 12 (d), and FIG. 13 (d), an acrylic transparent resin having photosensitivity so as to absorb the level difference caused by the TFT 13 and the wiring and to flatten the surface. Then, a contact hole 11 is formed on the portion of the drain electrode 7 facing the common wiring 3 and forming the storage capacitor 14. Thereafter, baking is performed to form the interlayer insulating film 10.
  Next, as shown in FIGS. 11 (e), 12 (e), and 13 (e), a transparent conductive film such as ITO, indium oxide, or tin oxide is formed using a sputtering method or the like. The pixel electrode 12 is formed by patterning using a resist formed by lithography. At this time, the pixel electrode 12 is electrically connected to the drain electrode 7 through the contact hole 11. As shown in FIG. 10B, the pixel electrode 12 is formed so as to overlap with the gate electrode wiring 2, the gate electrode 2a, the source electrode wiring 6, and the source electrode 6a.
[0032]
  The TFT array substrate (first substrate) and the counter substrate (second substrate) formed by the above steps are bonded together, and a liquid crystal material is injected therebetween, and an image signal is applied to the gate electrode wiring 2 and the source electrode wiring 6. Is connected, and a backlight unit is attached to form a desired liquid crystal display device.
[0033]
  In this embodiment, all of the gate electrode wiring 2, the common wiring 3, and the source electrode wiring 7 have a two-layer film structure. However, all of the wirings need not have a two-layer film structure.
  In this embodiment mode, a liquid crystal display device having a channel etch type TFT array structure has been described. However, the present invention can also be applied to a liquid crystal display device having an etching stopper type TFT array structure.
[0034]
  According to the present embodiment, the same effects as in the first embodiment can be obtained, and the gate electrode wiring 2 and the source electrode wiring 6 have a two-layer film structure, so that the wiring resistance is reduced and the electrode wiring is thinned. Therefore, the aperture ratio can be improved and the yield can be prevented from being lowered due to disconnection or the like. Moreover, the metal film which comprises electrode wiring can be made thin, and manufacturing cost can be reduced.
[0035]
Embodiment 4 FIG.
  14 is a cross-sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device mounted with TFTs as switching elements according to Embodiment 4 of the present invention. The source electrode wiring part, TFT part, storage capacitor part, gate electrode wiring part FIG. 2 shows cross sections of the electrode wiring intersection and the common wiring terminal conversion section.
In the figure, reference numeral 31 denotes a passivation film formed on the TFT 13. The same parts as those in FIGS. 2 to 4 are denoted by the same reference numerals and description thereof is omitted.
[0036]
  Next, the manufacturing process of the TFT array substrate of the liquid crystal display device according to the present embodiment will be described.
First, as shown in FIG. 14A, the surface of the transparent insulating substrate 1 is made of any one of Al, Cr, Mo, W, Ti, Ta, and Cu by using a sputtering method or the like as a main component. An alloy or a laminated film thereof is formed and patterned using a resist formed by photolithography to form the gate electrode wiring 2, the gate electrode 2a, and the common wiring 3.
  Next, as shown in FIG. 14B, the gate insulating film 4 is formed using a plasma CVD method or the like.
Silicon nitride, a-Si, n+-After sequentially depositing a-Si, a gate insulating film, an a-Si film, and n are sequentially patterned in the same pattern using a resist formed by photolithography.+A semiconductor layer 5 made of an -a-Si film is formed. The gate insulating film 4 and the semiconductor layer 5 having the same shape are formed on the gate electrode 2a, the common wiring 3 where the storage capacitor 14 is formed, and the wiring intersection 16.
[0037]
  Next, as shown in FIG. 14C, any metal thin film (Al, Cr, Mo, W, Ti, Ta and Cu) that can be selectively etched with the metal constituting the gate electrode wiring 2 and the like by sputtering is used. Or an alloy containing these as a main component, or a laminated film thereof) and patterning using a resist formed by a photolithography method to form a source electrode wiring 6, a source electrode 6a, a drain electrode 7 and The common lead-out wiring 8 is formed, and n on the portion of the gate electrode 2a not covered with the source electrode 6a and the drain electrode 7+The channel portion 9 is formed by etching the -a-Si film by a dry etching method or the like, and the TFT 13 is formed.
[0038]
  Next, a silicon nitride film is formed to a thickness of about 100 nm, and a passivation film 31 is formed.
Next, an acrylic transparent resin having photosensitivity is applied so as to absorb the level difference caused by the TFT 13 and the wiring and the surface is flattened, and is patterned by photolithography to face the common wiring 3 of the drain electrode 7. A contact hole 11 is formed on a portion where the storage capacitor 14 is formed. Thereafter, baking is performed to form the interlayer insulating film 10. Subsequently, using the interlayer insulating film 10 as a mask, the passivation film 31 on the drain electrode 7 exposed through the contact hole 11 is etched to expose the drain electrode 7 in the contact hole 11 (FIG. 14D).
[0039]
  Next, as shown in FIG. 14E, after forming a transparent conductive film such as ITO, indium oxide, tin oxide or the like by sputtering or the like, patterning is performed using a resist formed by photolithography. The pixel electrode 12 is formed. At this time, the pixel electrode 12 is electrically connected to the drain electrode 7 through the contact hole 11. The pixel electrode 12 is formed so as to overlap the gate electrode wiring 2, the gate electrode 2a, the source electrode wiring 6, and the source electrode 6a.
[0040]
  The TFT array substrate (first substrate) and the counter substrate (second substrate) formed by the above steps are bonded together, and a liquid crystal material is injected therebetween, and an image signal is applied to the gate electrode wiring 2 and the source electrode wiring 6. Is connected, and a backlight unit is attached to form a desired liquid crystal display device.
[0041]
  In this embodiment, the liquid crystal display device having the channel etch type TFT array structure has been described. However, the present invention can also be applied to a liquid crystal display device having an etching stopper type TFT array structure.
[0042]
  According to the present embodiment, the same effects as those of the first embodiment can be obtained, and the passivation film 31 is formed on the TFT 13, so that the TFT characteristics can be stabilized and display defects caused by this can be prevented. . In the etching process of the passivation film 31 using the interlayer insulating film 10 as a mask, the passivation film 31 is composed of a thin film of about 100 nm, so that the etching time is short, and the film thickness of the interlayer insulating film 10 is small. Without causing a decrease in yield due to a short-circuit through the pinholes and an increase in the overlap capacitance between the pixel electrode 12 on the interlayer insulating film 10 and the underlying gate electrode wiring 2 and source electrode wiring 6. The occurrence of display defects such as shot unevenness can be suppressed.
[0043]
Embodiment 5 FIG.
  FIG. 15 is a cross-sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device in which a TFT is mounted as a switching element according to Embodiment 5 of the present invention. The source electrode wiring portion, TFT portion, storage capacitor portion, gate electrode wiring portion FIG. 2 shows cross sections of the electrode wiring intersection and the common wiring terminal conversion section. In addition, since the code | symbol in a figure is the same as FIG. 14, description is abbreviate | omitted.
[0044]
  Next, the manufacturing process of the TFT array substrate of the liquid crystal display device according to the present embodiment will be described.
First, as shown in FIGS. 15A, 15B, and 15C, the gate electrode wiring 2, the gate electrode 2a, and the common wiring 3 are formed on the transparent insulating substrate 1 by the same method as in the first embodiment. Then, the gate insulating film 4, the semiconductor layer 5, the source electrode wiring 6, the source electrode 6a, the drain electrode 7, the common extraction wiring 8, and the TFT 13 are sequentially formed.
[0045]
  Next, after the TFT 13 is formed and before the resist formed for patterning the source electrode wiring 6 is removed, a silicon nitride film is formed to a thickness of about 100 nm to form a passivation film 31, and then the resist is removed. Then, the silicon nitride film (passivation film 31) on the resist is peeled off simultaneously by the lift-off method, and the silicon nitride film (passivation film 31) on the source electrode wiring 6, the source electrode 6a, the drain electrode 7, and the common extraction wiring 8 is removed. .
Next, an acrylic transparent resin having photosensitivity is applied so as to absorb the level difference caused by the TFT 13 and the wiring and the surface is flattened, and is patterned by photolithography to face the common wiring 3 of the drain electrode 7. A contact hole 11 is formed on the portion where the storage capacitor 14 is formed (FIG. 15D).
[0046]
  Next, as shown in FIG. 15E, a transparent conductive film made of ITO, indium oxide, tin oxide or the like is formed by sputtering or the like, and then patterned using a resist formed by photolithography. The pixel electrode 12 is formed. At this time, the pixel electrode 12 is electrically connected to the drain electrode 7 through the contact hole 11. The pixel electrode 12 is formed so as to overlap the gate electrode wiring 2, the gate electrode 2a, the source electrode wiring 6, and the source electrode 6a.
[0047]
  The TFT array substrate (first substrate) and the counter substrate (second substrate) formed by the above steps are bonded together, and a liquid crystal material is injected therebetween, and an image signal is applied to the gate electrode wiring 2 and the source electrode wiring 6. Is connected, and a backlight unit is attached to form a desired liquid crystal display device.
[0048]
  In the present embodiment, the thickness of the passivation film 31 is about 100 nm. However, the effect as a passivation film can be obtained even when the thickness is about 50 nm. Further, by increasing the thickness of the passivation film 31, the effect of flattening the steps due to the pattern of the source electrode wiring 6, the source electrode 6a, and the drain electrode 7 is increased. Therefore, the thickness may be increased to about 400 nm.
  Further, the present embodiment may be applied to a TFT array in which the source electrode wiring 6 and the gate electrode wiring 2 shown in the third embodiment have a two-layer film structure. A flattening effect is also obtained for the electrode wiring 2.
  In this embodiment mode, a liquid crystal display device having a channel etch type TFT array structure has been described. However, the present invention can also be applied to a liquid crystal display device having an etching stopper type TFT array structure.
[0049]
  According to the present embodiment, since the passivation film 31 is formed on the channel portion of the TFT 13, the same effects as those of the fourth embodiment can be obtained, and the removal of the passivation film 31 uses the lift-off method. The number of processes does not increase. Further, the step due to the pattern of the source electrode wiring 6, the source electrode 6a, and the drain electrode 7 is flattened by the passivation film 31, so that the film thickness of the interlayer insulating film 10 on the source electrode wiring 6 and the like is effectively increased. The overlapping capacitance between the pixel electrode 12 on the insulating film 10 and the underlying source electrode wiring 6 is reduced. In addition, it is possible to previously form a thin film of expensive photosensitive transparent resin that constitutes the interlayer insulating film 10, thereby reducing the manufacturing cost.
[0050]
Embodiment 6 FIG.
  In the fourth and fifth embodiments, the passivation film 31 is formed in order to stabilize the characteristics of the TFT 13. However, the characteristics of the TFT 13 can also be stabilized by performing an interface treatment such as hydrogenation on the substrate surface after the TFT 13 is formed. Thus, the same effect as in the fourth embodiment can be obtained.
FIG. 16 is a cross-sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device having a TFT mounted as a switching element according to Embodiment 6 of the present invention. The source electrode wiring portion, TFT portion, storage capacitor portion, gate electrode wiring portion FIG. 2 shows cross sections of the electrode wiring intersection and the common wiring terminal conversion section. In addition, since the code | symbol in a figure is the same as that of FIGS. 2-4, description is abbreviate | omitted.
[0051]
  Next, the manufacturing process of the TFT array substrate of the liquid crystal display device according to the present embodiment will be described.
First, as shown in FIGS. 16A, 16B, and 16C, the gate electrode wiring 2, the gate electrode 2a, and the common wiring 3 are formed on the transparent insulating substrate 1 by the same method as in the first embodiment. Then, the gate insulating film 4, the semiconductor layer 5, the source electrode wiring 6, the source electrode 6a, the drain electrode 7, the common extraction wiring 8, and the TFT 13 are sequentially formed.
[0052]
  Next, after the TFT 13 is formed, the substrate surface is subjected to hydroxylation by exposing it to hydrogen plasma at 300 ° C. for 1 hour.
  Thereafter, the interlayer insulating film 10, the contact hole 11 and the pixel electrode 12 are formed by the same method as in the first embodiment to form a TFT array substrate, thereby forming a desired liquid crystal display device.
[0053]
  In this embodiment, hydrogenation is used by plasma treatment to stabilize the characteristics of the TFT 13, but the interface treatment of the channel portion of the TFT 13 may be performed using other methods.
[0054]
Embodiment 7 FIG.
  FIG. 17 is a cross-sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device in which a TFT is mounted as a switching element according to Embodiment 7 of the present invention. The source electrode wiring portion, TFT portion, storage capacitor portion, gate electrode wiring portion FIG. 2 shows cross sections of the electrode wiring intersection and the common wiring terminal conversion section. In addition, since the code | symbol in a figure is the same as FIGS. 7-9, description is abbreviate | omitted.
[0055]
  Next, the manufacturing process of the TFT array substrate of the liquid crystal display device according to the present embodiment will be described.
  First, as shown in FIG. 17A, the gate electrode wiring 2, the gate electrode 2a, and the common wiring 3 are formed by the same method as in the second embodiment.
  Next, as shown in FIG. 17B, the silicon nitride constituting the gate insulating film 4 is formed by using a plasma CVD method or the like to 400 nm, a-Si, n+-After a-Si is sequentially formed, the gate insulating film 4 and the a-Si film and n are sequentially patterned in the same pattern using a resist formed by photolithography.+A semiconductor layer 5 made of an -a-Si film is formed. At this time, the etching portion of the gate insulating film 4 is etched until the remaining film thickness becomes 200 nm with respect to the film thickness of 400 nm. The gate insulating film 4 and the semiconductor layer 5 having the same shape are formed on the gate electrode 2a and at the wiring intersection 16. That is, the semiconductor layer a-Si film on the common wiring 3 constituting the storage capacitor 14 and n+-a-Si film) 5 is removed, and only the gate insulating film 4 having a thickness of 200 nm is formed in this portion.
[0056]
  Thereafter, as shown in FIGS. 17C, 17D, and 17E, the source electrode wiring 6, the source electrode 6a, the drain electrode 7, and the common lead-out wiring are formed in the same manner as in the second embodiment. 8. A TFT array substrate is formed by forming the TFT 13, the interlayer insulating film 10, the contact holes 11, 28 and 29, the pixel electrode 12, and the connection wiring 30 to constitute a desired liquid crystal display device.
[0057]
  In this embodiment, the case where the storage capacitor 14 is formed by the common wiring 3 and the drain electrode 7 has been described. However, the storage capacitor is not formed by using the common wiring and the gate electrode wiring and the drain electrode are overlapped. The present invention can also be applied to a liquid crystal display device having a structure.
  In this embodiment mode, a liquid crystal display device having a channel etch type TFT array structure has been described. However, the present invention can also be applied to a liquid crystal display device having an etching stopper type TFT array structure.
[0058]
  According to the present embodiment, the same effect as in the second embodiment can be obtained, and the insulating film in the storage capacitor 14 forming portion is formed thin, so that a storage capacitor having the same capacity as that in the second embodiment can be formed. Since the overlapping area of the common wiring 3 and the drain electrode 7 can be reduced and the common wiring 3 can be thinned, the aperture ratio of the pixel can be improved. Furthermore, since the layer structure of the storage capacitor 14 is not metal / insulator / semiconductor, the capacitor does not have voltage dependency.
[0059]
Embodiment 8 FIG.
  FIG. 18 is a cross-sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device mounted with TFTs as switching elements according to an eighth embodiment of the present invention. The source electrode wiring part, TFT part, storage capacitor part, gate electrode wiring part FIG. 2 shows cross sections of the electrode wiring intersection and the common wiring terminal conversion section.
In the figure, reference numeral 31 denotes a passivation film formed on the TFT 13. The same parts as those in FIGS. 7 to 9 are denoted by the same reference numerals and description thereof is omitted.
[0060]
  Next, the manufacturing process of the TFT array substrate of the liquid crystal display device according to the present embodiment will be described.
First, as shown in FIGS. 18A, 18B, and 18C, the gate electrode wiring 2, the gate electrode 2a, and the common wiring 3 are formed on the transparent insulating substrate 1 by the same method as in the second embodiment. Then, the gate insulating film 4, the semiconductor layer 5, the source electrode wiring 6, the source electrode 6a, the drain electrode 7, the common extraction wiring 8, and the TFT 13 are sequentially formed.
[0061]
  Next, a passivation film 31 is formed by depositing silicon nitride about 100 nm.
Next, an acrylic transparent resin having photosensitivity is applied so as to absorb the level difference caused by the TFT 13 and the wiring and the surface is flattened, and is patterned by photolithography to face the common wiring 3 of the drain electrode 7. Contact holes 28 and 29 are formed on the contact hole 11 and the common lead-out wiring 8 and the common wiring 3 of the terminal conversion unit 15 on the portion where the storage capacitor 14 is formed. Thereafter, baking is performed to form the interlayer insulating film 10. Subsequently, using the interlayer insulating film 10 as a mask, the passivation film 31 on the drain electrode 7 and the common lead-out wiring 8 exposed by the contact holes 11, 28 and 29, and the passivation film 31 and the gate insulating film 4 on the common wiring 3 are formed. Etching is performed to expose the drain electrode 7 in the contact hole 11, the common lead wiring 8 in the contact hole 28, and the common wiring 3 in the contact hole 29 (FIG. 18D).
  Thereafter, as shown in FIG. 18E, the pixel electrode 12 and the connection wiring 30 are formed by the same method as in the second embodiment to form a TFT array substrate, thereby forming a desired liquid crystal display device.
[0062]
  Note that the same effect can be obtained when this embodiment is applied to a TFT array having the structure shown in the seventh embodiment.
  In the present embodiment, the thickness of the passivation film 31 is about 100 nm. However, the effect as a passivation film can be obtained even when the thickness is about 50 nm.
[0063]
According to the present embodiment, the same effects as those of the second embodiment or the seventh embodiment can be obtained, and the passivation film 31 is formed on the TFT 13, so that the TFT characteristics are stabilized and this is caused. Display defects can be prevented. In the etching process of the passivation film 31 and the gate insulating film 4 using the interlayer insulating film 10 as a mask, the gate insulating film 4 is made of a thin film of about 200 nm and the passivation film 31 is made of a thin film of about 100 nm, and the etching time is short. 10 is small, the yield decreases due to a short circuit through the pinhole of the interlayer insulating film 10, and the overlap capacitance between the pixel electrode 12 on the interlayer insulating film 10 and the gate electrode wiring 2 and the source electrode wiring 6 in the lower layer. The occurrence of display defects such as luminance change, crosstalk, and shot unevenness can be suppressed without inducing an increase in brightness.
[0064]
Embodiment 9 FIG.
  FIG. 19 is a schematic plan view showing a TFT array substrate of a liquid crystal display device in which TFTs are mounted as switching elements according to Embodiment 9 of the present invention. FIG. 19 (a) is a terminal converter outside the display area, and FIG. ) Indicates a pixel portion in the display area. 20 is a section taken along the line AB of FIG. 19, FIG. 21 is a section taken along the line CD of FIG. 19, and FIG. 22 is a cross-sectional view showing a manufacturing process of the part taken along the line EF of FIG. FIG.
In the figure, reference numeral 32 denotes irregularities formed on the surface of the interlayer insulating film 10. In addition, the same code | symbol is attached | subjected to FIGS. 1-4 and the same part, and description is abbreviate | omitted.
[0065]
  Next, the manufacturing process of the TFT array substrate of the liquid crystal display device according to the present embodiment will be described.
First, as shown in FIGS. 20 (a), 21 (a), and 22 (a), a 200 nm Al film is formed on the surface of the transparent insulating substrate 1 by sputtering or the like, and formed by photolithography. The gate electrode wiring 2, the gate electrode 2a and the common wiring 3 are formed by patterning using the resist.
  Next, as shown in FIG. 20B, FIG. 21B, and FIG. 22B, 400 nm of silicon nitride, 150 nm of a-Si, n+-a-Si is sequentially formed to a thickness of 30 nm, and then sequentially patterned into the same pattern using a resist formed by a photolithography method, so that the gate insulating film 4 and the a-Si film and n+A semiconductor layer 5 made of an -a-Si film is formed. The gate insulating film 4 and the semiconductor layer 5 having the same shape are formed on the gate electrode 2a, the common wiring 3 where the storage capacitor 14 is formed, and the wiring intersection 16.
[0066]
  Next, as shown in FIG. 20C, FIG. 21C, and FIG. 22C, a Cr film having a thickness of 400 nm is formed by sputtering or the like, and patterning is performed by using a resist formed by photolithography. Then, the source electrode wiring 6, the source electrode 6 a, the drain electrode 7, and the common lead wiring 8 are formed, and the portion of the gate electrode 2 a not covered with the source electrode 6 a and the drain electrode 7 is n+The channel portion 9 is formed by etching the -a-Si film by a dry etching method or the like, and the TFT 13 is formed.
Next, as shown in FIGS. 20 (d), 21 (d), and 22 (d), an acrylic transparent resin having photosensitivity so as to absorb the level difference caused by the TFT 13 and the wiring and to flatten the surface. Is applied and patterned by photolithography to form a contact hole 11 on the portion of the drain electrode 7 facing the common wiring 3 and forming the storage capacitor 14, and at the same time, the surface of the interlayer insulating film 10 in the display region Minute irregularities 32 are formed on the surface. Thereafter, baking is performed to form the interlayer insulating film 10.
[0067]
  Next, as shown in FIGS. 20 (e), 21 (e), and 22 (e), Al is deposited to a thickness of 100 nm using a sputtering method or the like, and then patterned using a resist formed by a photolithography method. Thus, the pixel electrode 12 is formed. At this time, the pixel electrode 12 is electrically connected to the drain electrode 7 through the contact hole 11. The pixel electrode 12 also serves as a reflective electrode due to the irregularities 32 formed in the interlayer insulating film 10. Further, as shown in FIG. 19B, the pixel electrode 12 is formed to have an overlapping portion with the gate electrode wiring 2 and the source electrode wiring 6 and the interlayer insulating film 10 interposed therebetween.
[0068]
  The TFT array substrate (first substrate) and the counter substrate (second substrate) formed by the above steps are bonded together, and a liquid crystal material is injected therebetween, and an image signal is applied to the gate electrode wiring 2 and the source electrode wiring 6. A desired reflection type liquid crystal display device is configured by connecting a circuit for transmitting the signal.
  In the reflection type liquid crystal display device thus formed, the step due to the TFT 13 and the wiring is flattened by the interlayer insulating film 10, so that no alignment abnormality due to the step occurs. In addition, since the pixel electrode 12 is overlapped with the source electrode wiring 6 and the gate electrode wiring 2 via the interlayer insulating film 10, there is no alignment abnormality caused by the electric field of the electrode wiring.
[0069]
  In the present embodiment, the gate electrode 2a layer is formed using a 200 nm Al film, but the film thickness and material are not limited to this, and the film thickness is 100 nm to 500 nm, and the material is Al, Cr. , Mo, W, Ti, Ta and Cu, alloys containing these as main components, or laminated films thereof may be used. The same applies to the source electrode 6a, the drain electrode 7 layer, and the pixel electrode 12, but the material constituting the source electrode wiring 6 is a material that can be selectively etched with the material constituting the gate electrode wiring 2 and the like. Use. However, this is not the case when applied to a TFT array having a configuration in which a part of the gate insulating film 4 is left. The film thickness of the pixel electrode 12 is desirably 20 nm to 200 nm.
  Further, in order to prevent the upper layer from being cut off at the portion where the wiring intersects, it is desirable to use taper etching in the patterning process of the two gate electrode wiring layers and the gate insulating film 4.
Further, as a material constituting the interlayer insulating film 10, since it is a reflection type liquid crystal display device, a photosensitive opaque resin such as a resist may be used.
  Further, an opaque insulating substrate may be used instead of the transparent insulating substrate 1 as the support substrate.
[0070]
  In this embodiment, the case where the storage capacitor 14 is formed by the common wiring 3 and the drain electrode 7 has been described. However, the storage capacitor 14 is formed by overlapping the gate electrode wiring and the drain electrode without having the common wiring. The present invention can also be applied to a liquid crystal display device having a structure.
  Further, in this embodiment, the pixel electrode 12 is formed so as to overlap both the gate electrode wiring 2 and the source electrode wiring 6, but the liquid crystal display device has a structure that overlaps only one electrode wiring or does not overlap. Applicable.
  In this embodiment mode, a liquid crystal display device having a channel etch type TFT array structure has been described. However, the present invention can also be applied to a liquid crystal display device having an etching stopper type TFT array structure.
[0071]
  According to the present embodiment, the same effect as in the first embodiment can be obtained in the reflective liquid crystal display device. Further, since there is no etching process using the interlayer insulating film 10 having minute irregularities 32 on the surface as a mask, the surface state of the irregularities 32 is maintained, and the reflection characteristics of the reflective electrode are not subject to process fluctuations. Improvement can be achieved.
  In this embodiment mode, the case where the TFT array having the configuration described in Embodiment Mode 1 is applied to a reflective liquid crystal display device is described. However, the configuration shown in Embodiment Modes 2 to 8 is used. For the TFT array, minute irregularities 32 are formed on the surface of the interlayer insulating film 10, and the pixel electrode 12 is made of any one of Al, Cr, Mo, W, Ti, Ta and Cu, or these as a main component. The present invention can be applied by forming an alloy or a laminated film thereof, and the same effects can be obtained.
[0072]
【The invention's effect】
As described above, according to the present invention, the gate insulating film is patterned with the same mask as the semiconductor layer in the TFT array having the interlayer insulating film formed on the TFT and the wiring and flattening the step caused by the TFT and the wiring. The gate insulating film etching process using the interlayer insulating film as a maskInReduction of interlayer insulation filmIs smallHigh yield of high aperture ratio liquid crystal display devices with good display characteristics that can prevent short circuit through pinholes in interlayer insulating film and increase in overlap capacitance between pixel electrode and lower layer wiring on interlayer insulating film Can be obtained at
  In addition, the film thickness of the interlayer insulation film is reduced.Is smallTherefore, it becomes possible to previously form a thin film of the transparent resin having high photosensitivity, and the manufacturing cost can be reduced.
  Further, the liquid crystal display device according to the present invention does not require an increase in the number of processes or a new process as compared with the conventional one.
  In addition, since the gate insulating film is patterned in the same pattern as the semiconductor layer, there is no gate insulating film between the source electrode wiring layer and the gate electrode wiring layer except for the wiring intersections, etc. The wiring and the source electrode wiring can be formed by mutual layers to form a two-layer film structure, and the wiring resistance can be reduced, so that the wiring can be made thinner or thinner.
  Further, by thinning the gate insulating film in the storage capacitor component, the common wiring in the storage capacitor component can be thinned, and the aperture ratio can be improved.
  The TFT array structure of this configuration can also be applied to a structure having a passivation film, and the same effect can be obtained.
  The TFT array structure of this configuration can also be applied to a reflective liquid crystal display device.
[Brief description of the drawings]
FIG. 1 is a schematic plan view showing a TFT array substrate of a liquid crystal display device according to Embodiment 1 of the present invention.
FIG. 2 is a cross-sectional view showing a manufacturing process of the TFT array substrate of the liquid crystal display device according to Embodiment 1 of the present invention;
3 is a cross-sectional view showing a manufacturing process of the TFT array substrate of the liquid crystal display device according to Embodiment 1 of the present invention; FIG.
4 is a cross-sectional view showing a manufacturing process of the TFT array substrate of the liquid crystal display device according to Embodiment 1 of the present invention; FIG.
FIG. 5 is a diagram showing an equivalent circuit of the liquid crystal display device of the present invention.
FIG. 6 is a schematic plan view showing a TFT array substrate of a liquid crystal display device according to Embodiment 2 of the present invention.
7 is a cross-sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device according to Embodiment 2 of the present invention; FIG.
FIG. 8 is a cross-sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device according to a second embodiment of the present invention.
FIG. 9 is a cross-sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device according to Embodiment 2 of the present invention;
FIG. 10 is a schematic plan view showing a TFT array substrate of a liquid crystal display device according to Embodiment 3 of the present invention.
FIG. 11 is a cross-sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device according to Embodiment 3 of the present invention.
FIG. 12 is a cross-sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device according to Embodiment 3 of the present invention.
FIG. 13 is a cross-sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device according to Embodiment 3 of the present invention.
FIG. 14 is a cross-sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device according to Embodiment 4 of the present invention;
FIG. 15 is a cross-sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device according to Embodiment 5 of the present invention;
FIG. 16 is a cross-sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device according to Embodiment 6 of the present invention;
FIG. 17 is a cross-sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device according to Embodiment 7 of the present invention;
FIG. 18 is a sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device according to an eighth embodiment of the present invention.
FIG. 19 is a schematic plan view showing a TFT array substrate of a liquid crystal display device according to a ninth embodiment of the present invention.
FIG. 20 is a cross-sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device according to a ninth embodiment of the present invention.
FIG. 21 is a cross-sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device according to Embodiment 9 of the present invention;
FIG. 22 is a cross-sectional view showing a manufacturing process of a TFT array substrate of a liquid crystal display device according to a ninth embodiment of the present invention.
FIG. 23 is a schematic plan view showing a TFT array substrate of this type of conventional liquid crystal display device.
FIG. 24 is a cross-sectional view showing a manufacturing process of a TFT array substrate of a conventional liquid crystal display device.
FIG. 25 is a cross-sectional view showing a manufacturing process of a TFT array substrate of a conventional liquid crystal display device.
FIG. 26 is a cross-sectional view showing a manufacturing process of a TFT array substrate of a conventional liquid crystal display device.
[Explanation of symbols]
1 AbsoluteEdge substrate, 2 gate electrode wiring, 2a gate electrode,
2b Gate upper layer wiring, 3 common wiring, 3b common upper layer wiring,
4 gate insulating film, 5 semiconductor layer, 6 source electrode wiring, 6a source electrode,
6b source lower layer wiring, 7 drain electrode, 8 common lead wiring,
9 channel part, 10 interlayer insulation film, 11 contact hole,
12 pixel electrodes, 13 TFTs, 14 holding capacitors, 15 terminal converters,
16 wiring intersection, 17 gate terminal, 18 source terminal, 19 common terminal,
22 Liquid crystal capacity, 23, 24, 25, 26 Overlap capacity,
28, 29 Contact hole, 30 Connection wiring,
31 Unevenness of passivation film, 32 interlayer insulation film.

Claims (2)

透明絶縁性基板と、
この透明絶縁性基板上に形成された走査電極、走査電極配線および共通配線と、
上記走査電極を覆い、また上記走査電極配線、共通配線の所定部分を覆うように形成された半導体層と、
上記半導体層の下層に上記透明絶縁性基板上に形成され、上記半導体層と同一のマスクによりエッチングされ、上記半導体層の形成領域以外では、一部を残してエッチングされ、そのエッチング部分が厚さの薄い残膜とされた絶縁膜と、
上記走査電極上の半導体層と共に半導体素子を構成する第一の電極、第二の電極、および上記第一の電極に接続された第一の電極配線と、
上記走査電極、走査電極配線、共通配線、半導体層、第一の電極、第一の電極配線および第二の電極より上層に形成された樹脂からなる層間絶縁膜と、
上記層間絶縁膜上に形成され、上記層間絶縁膜に形成された第一のコンタクトホールを介して上記第二の電極と電気的に接続された透明導電膜からなる画素電極と、
上記第一の電極配線と同時に、上記透明絶縁性基板上に形成された共通引き出し配線と、上記画素電極と同じ材料で形成され、上記共通引き出し配線と上記共通配線とを電気的に接続する接続配線を含む表示領域外の端子変換部とを有する第一の基板、および
上記第一の基板と共に液晶材料を挟持する第二の基板を備え、
上記半導体層は、上記端子変換部には形成されず、この端子変換部では、上記絶縁膜の厚さの薄い残膜が上記共通配線を覆い、この厚さの薄い残膜と上記層間絶縁膜に第二のコンタクトホールが形成され、この第二のコンタクトホールを介して上記接続配線が上記共通配線と共通引き出し配線を接続しており、また上記共通配線が上記第二の電極と対向する保持容量部でも、上記半導体層は形成されず、前記絶縁膜の厚さの薄い残膜が形成され、この絶縁膜の厚さの薄い残膜により保持容量が形成されたことを特徴とする液晶表示装置。A transparent insulating substrate;
A scanning electrode, a scanning electrode wiring and a common wiring formed on the transparent insulating substrate;
A semiconductor layer formed to cover the scan electrode and to cover a predetermined portion of the scan electrode wiring and the common wiring;
Formed on the transparent insulating substrate under the semiconductor layer, etched with the same mask as the semiconductor layer, and etched except for a portion where the semiconductor layer is formed. An insulating film made of a thin residual film,
A first electrode constituting a semiconductor element together with a semiconductor layer on the scan electrode, a second electrode, and a first electrode wiring connected to the first electrode;
An interlayer insulating film made of a resin formed above the scan electrode, scan electrode wiring, common wiring, semiconductor layer, first electrode, first electrode wiring and second electrode;
A pixel electrode made of a transparent conductive film formed on the interlayer insulating film and electrically connected to the second electrode through a first contact hole formed in the interlayer insulating film;
At the same time as the first electrode wiring, a common lead wiring formed on the transparent insulating substrate and a connection formed of the same material as the pixel electrode and electrically connecting the common lead wiring and the common wiring A first substrate having a terminal conversion portion outside the display area including wiring, and a second substrate for sandwiching a liquid crystal material together with the first substrate,
The semiconductor layer is not formed in the terminal conversion portion, and in this terminal conversion portion, the thin residual film of the insulating film covers the common wiring, and the thin residual film and the interlayer insulating film A second contact hole is formed, and the connection wiring connects the common wiring and the common lead-out wiring through the second contact hole, and the common wiring is opposed to the second electrode. The liquid crystal display is characterized in that the semiconductor layer is not formed even in the capacitor portion, a thin residual film of the insulating film is formed, and a storage capacitor is formed by the thin residual film of the insulating film. apparatus. 第一、第二の透明絶縁性基板を対向させて接着すると共に、上記第一、第二の透明絶縁性基板の間には液晶材料が挟持されている液晶表示装置の製造方法において、
上記第一の透明絶縁性基板に走査電極、走査電極配線および共通配線を形成する工程と、
上記走査電極、走査電極配線および共通配線を覆うように上記第一の透明絶縁性基板上に絶縁膜と、その上に半導体膜を成膜し、その後、同一のマスクを用いて上記半導体膜をパターン化して、上記走査電極を覆い、また上記走査電極配線と共通配線の所定部分を覆う半導体層を形成するとともに、上記絶縁膜をエッチングし、そのエッチング部分を厚さの薄い残膜とし、この絶縁膜の厚さの薄い残膜により、上記第一の透明絶縁性基板の表示領域外の端子変換部で上記共通配線を覆う工程と、
上記走査電極上の半導体層と共に半導体素子を構成する第一の電極、第二の電極、上記第一の電極に接続された第一の電極配線、および上記端子変換部に共通引き出し配線を形成する工程と、
上記第一の電極、第一の電極配線、第二の電極および共通引き出し配線を覆うように、上記第一の透明絶縁性基板上に感光性を有する透明樹脂を塗布し、露光、現像処理により上記第二の電極上に第一のコンタクトホール、上記端子変換部の上記共通引き出し配線上に第二のコンタクトホール、および上記端子変換部の上記共通配線上に第三のコンタクトホールを有する層間絶縁膜を形成する工程と、
上記層間絶縁膜をマスクとして、上記第三のコンタクトホールにより露出した上記絶縁膜の厚さの薄い残膜をエッチングする工程と、
上記層間絶縁膜上および上記第一、第二および第三のコンタクトホール内に透明導電膜を成膜し、パターニングして、上記第二の電極と上記第一のコンタクトホールを介して電気的に接続された画素電極と、上記共通引き出し配線と上記共通配線を上記第二のコンタクトホールと第三のコンタクトホールを介して電気的に接続する接続配線を形成する工程を含み、
上記端子変換部では上記半導体膜は除去されており、また上記共通配線が上記第二の電極と対向する保持容量部でも、上記半導体膜は除去され、前記絶縁膜の厚さの薄い残膜が形成され、この絶縁膜の厚さの薄い残膜により保持容量が形成されたことを特徴とする液晶表示装置の製造方法。In the method of manufacturing a liquid crystal display device in which the first and second transparent insulating substrates are bonded to face each other, and a liquid crystal material is sandwiched between the first and second transparent insulating substrates.
Forming a scan electrode, a scan electrode wiring and a common wiring on the first transparent insulating substrate;
An insulating film is formed on the first transparent insulating substrate and a semiconductor film is formed on the first transparent insulating substrate so as to cover the scanning electrode, the scanning electrode wiring, and the common wiring, and then the semiconductor film is formed using the same mask. Patterning to form a semiconductor layer covering the scan electrode and covering a predetermined portion of the scan electrode wiring and common wiring, etching the insulating film, and making the etched portion a thin residual film, A step of covering the common wiring with a terminal conversion portion outside the display area of the first transparent insulating substrate with a thin residual film of the insulating film;
A first electrode, a second electrode, a first electrode wiring connected to the first electrode, and a common lead wiring are formed in the terminal conversion portion together with the semiconductor layer on the scan electrode. Process,
A transparent resin having photosensitivity is applied on the first transparent insulating substrate so as to cover the first electrode, the first electrode wiring, the second electrode, and the common lead-out wiring, and then exposed and developed. Interlayer insulation having a first contact hole on the second electrode, a second contact hole on the common lead wire of the terminal converter, and a third contact hole on the common wire of the terminal converter Forming a film;
Etching the thin remaining film of the insulating film exposed by the third contact hole using the interlayer insulating film as a mask;
A transparent conductive film is formed on the interlayer insulating film and in the first, second, and third contact holes, patterned, and electrically through the second electrode and the first contact hole. seen including a pixel electrode connected to the step of the common lead-out wiring and the common wiring forming connection wiring electrically connected through the second contact hole and the third contact hole,
The semiconductor film is removed in the terminal conversion part, and the semiconductor film is removed even in the storage capacitor part where the common wiring faces the second electrode, and a thin residual film of the insulating film is formed. A manufacturing method of a liquid crystal display device, characterized in that a storage capacitor is formed by a remaining film formed with a thin insulating film .
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