JPH10319431A - Thin film transistor array substrate - Google Patents

Thin film transistor array substrate

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JPH10319431A
JPH10319431A JP12555197A JP12555197A JPH10319431A JP H10319431 A JPH10319431 A JP H10319431A JP 12555197 A JP12555197 A JP 12555197A JP 12555197 A JP12555197 A JP 12555197A JP H10319431 A JPH10319431 A JP H10319431A
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electrode
array substrate
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JP12555197A
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Inventor
Naoki Nakagawa
直紀 中川
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Advanced Display:Kk
株式会社アドバンスト・ディスプレイ
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Abstract

PROBLEM TO BE SOLVED: To provide a TFT array substrate capable of obtaining a liquid crystal display device which has a large-sized screen, is of high definition and is of a high open-ratio without lowering the display quality.
SOLUTION: This thin film transistor array substrate is a TFT array substrate provided with a transparent insulating substrate, plural gate wirings 7a, 7b, a gate insulating film, plural source wirings 3, an TFT, a pixel electrode 11, a protective film and a holding capacitance, in the substrate, the source wirings 3 and a gate electrode 2 are formed by allowing a high melting point metal film to be patterned and the gate wirings 7a, 7b, a source electrode 8 and a drain electrode 9 are formed by allowing one between a singler layer film consisting of a low resistance metal and a multilayer film including the layer of the low resistance metal to be patterned. Moreover, the pixel electrode 11 is formed on the protective film and the gate electrode 2 and the gate wirings 7a, 7b, the source electrode 8 and the source wirings 3 and the pixel electrode 11 and the drain electrode 9 are respectively connected through contact holes electrically.
COPYRIGHT: (C)1998,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、液晶表示装置に用いられる薄膜トランジスタアレイ基板に関するものである。 BACKGROUND OF THE INVENTION The present invention relates to a thin film transistor array substrate used in a liquid crystal display device.

【0002】 [0002]

【従来の技術】液晶表示装置は、通常、薄膜トランジスタ(以下、「TFT」という)を含んでなる薄膜トランジスタアレイ基板(以下、「TFTアレイ基板」という)と、カラーフィルタ、ブラックマトリクスおよび対向電極を含んでなる対向基板と、TFTアレイ基板および対向基板間に挟持された液晶などの表示材料を含む層(以下、「液晶層」ともいう)とからなり、該表示材料に選択的に電圧が印加されうるように構成されている。 A liquid crystal display device, usually, a thin film transistor (hereinafter, referred to as "TFT") thin film transistor array substrate comprising (hereinafter, referred to as "TFT array substrate") and include a color filter, a black matrix and a counter electrode a counter substrate formed with a layer including a display material such as liquid crystal sandwiched between the TFT array substrate and the counter substrate (hereinafter, also referred to as "liquid crystal layer") becomes from and, selectively a voltage to the display material is applied It is configured to ur.
なお、前記液晶表示装置の表示部には複数の画素がマトリクス状に形成されてなる。 A plurality of pixels are formed in matrix on the display portion of the liquid crystal display device.

【0003】前記TFTアレイ基板は、透明な絶縁性基板と、該絶縁性基板上に並設された複数のゲート配線と、ゲート絶縁膜を介してゲート配線に交差する複数のソース配線と、ゲート配線およびソース配線の交差部に設けられた、ドレイン電極、ソース電極およびゲート電極を含んでなるTFTと、前記ドレイン電極に接続された透明な導電膜からなる画素電極と、前記ゲート電極、 [0003] The TFT array substrate includes a transparent insulating substrate, a plurality of gate lines arranged in parallel on the insulating substrate, a plurality of source lines crossing the gate wiring through a gate insulating film, a gate provided at the intersection of the wiring and the source wiring, the drain electrode, and a TFT comprising a source electrode and a gate electrode, a pixel electrode made from the connected transparent conductive film on the drain electrode, said gate electrode,
ドレイン電極およびソース電極上を覆う保護膜とを有してなる。 Comprising a protective film covering the drain electrode and the source conductive electrode.

【0004】つぎに、逆スタガ型TFTを含んでなるT [0004] Next, T comprising a reverse stagger type TFT
FTアレイ基板を形成する際に生じる問題点について説明する。 The issues will be described that occurs when forming the FT array substrate. まず、透明な絶縁性基板たるガラス基板上にゲート配線およびゲート電極を同時に形成したのち、ゲート絶縁膜とTFT中に含まれる半導体層とを順次形成する。 First, after forming the gate wiring and the gate electrode at the same time on a transparent insulating substrate serving as a glass substrate, successively forming a semiconductor layer included in the gate insulating film and the TFT. さらに、ソース配線、ソース電極およびドレイン電極を同時に形成したのち、画素電極を形成する。 Further, after forming a source wiring, a source electrode and a drain electrode at the same time, forming a pixel electrode. したがって、ゲート配線をアルニミウムなどの低抵抗金属を用いて形成することが困難である。 Therefore, it is difficult to form using a low resistance metal gate lines, such as Arunimiumu. すなわち、アルニミウムなどの低抵抗金属を用いたばあい、ゲート絶縁膜を形成するための処理中の熱履歴によりヒルロックが発生し、ゲート配線と、TFTアレイ基板中に含まれる導電性の構成要素(たとえばソース配線)とのあいだで短絡が発生し、TFTアレイ基板を形成する際の歩留まりが低下するという問題が生じる。 That is, when a low-resistance metal such as Arunimiumu, hillock is generated by the thermal history during processing to form the gate insulating film, a gate wiring and a conductive component included in the TFT array substrate ( for example short circuit between occurs between the source line), a problem that the yield in forming a TFT array substrate is lowered. したがって、TFTアレイ基板の製造工程に、ゲート配線と他の導電性の構成要素とのあいだの絶縁性を保つためにゲート配線を陽極酸化膜で覆う工程などを追加することが必要となる。 Therefore, the manufacturing process of the TFT array substrate, the gate wiring in order to maintain the insulation between the gate line and the other conductive components it is necessary to add such steps covered with anodic oxide film.

【0005】また、対向基板中に含まれるブラックマトリクスは、液晶層に正常に電圧が印加されていない領域から他の領域への光の透過(クロストーク)、およびT Further, a black matrix included in the counter substrate, the transmission of light from the region where the voltage normally to the liquid crystal layer is not applied to other areas (crosstalk), and T
FTアレイ基板のTFTが形成される部分(以下、「T Portion TFT of FT array substrate is formed (hereinafter, "T
FT部」という)への外部からの光の入射を防ぐために形成されるものである。 Are those formed in order to prevent incident light from the outside to) that FT unit ". 従来の液晶表示装置においては、TFTアレイ基板および対向基板を重ね合わせる際の精度(以下、「重ね合わせ精度」という)が数μmと大きいため、ブラックマトリクスにより画素の開口率が著しく低下するという問題がある。 Problem in the conventional liquid crystal display device, accuracy of superimposing the TFT array substrate and the counter substrate (hereinafter, referred to as "overlay accuracy") is as large as several [mu] m, the aperture ratio of the pixel by the black matrix is ​​significantly reduced there is.

【0006】従来のTFTアレイ基板では、画素の高開口率化のために、ソース配線と画素電極とが部分的に対向するように形成され、ソース配線にブラックマトリクスとしての機能ももたせている。 In a conventional TFT array substrate, for a high aperture ratio of the pixel, are formed as source lines and pixel electrodes are partially opposed, it is also imparted functions as a black matrix to a source wiring. 図7は、従来のTFT FIG. 7 is a conventional TFT
アレイ基板の一例を示す平面説明図である。 Is a plan view showing an example of the array substrate. 図8は、図7のE−E線断面を示す説明図であり、TFT部の断面が示されている。 Figure 8 is an explanatory diagram showing a sectional view taken along line E-E in FIG. 7, the cross section of the TFT section is shown. 図9は、図7のF−F線断面を示す説明図であり、ソース配線の断面が示されている。 Figure 9 is an explanatory diagram showing a sectional view taken along line F-F in FIG. 7, there is shown the cross section of the source line. 図7〜 FIG. 7
図9において、21は絶縁性基板、22はゲート配線、 9, 21 denotes an insulating substrate, 22 is a gate wiring,
23は陽極酸化膜、24はゲート絶縁膜、25は半導体層を構成するノンドープアモルファスシリコン層、26 23 anodized film, the gate insulating film 24, 25 is non-doped amorphous silicon layer constituting the semiconductor layer, 26
は半導体層を構成するリンドープアモルファスシリコンからなるコンタクト層、27はソース配線、28はドレイン電極、29は保護膜、30は画素電極を示す。 Indicates a contact layer made of phosphorus-doped amorphous silicon constituting the semiconductor layer, a source wiring, 28 denotes a drain electrode 27, 29 protective film, 30 a pixel electrode. なお、図7には、絶縁性基板21、陽極酸化膜23、ゲート絶縁膜24、コンタクト層26、保護膜29は示されていない。 Incidentally, in FIG. 7, the insulating substrate 21, the anodized film 23, the gate insulating film 24, the contact layer 26, the protective film 29 is not shown. また、図8および図9に示される絶縁性基板21の厚さは、実際は、絶縁性基板21上に形成される他の構成要素の厚さに比べて非常に厚い。 The thickness of the insulating substrate 21 shown in FIGS. 8 and 9, in fact, very thick compared to the thickness of other components is formed on the insulating substrate 21. さらに、図7、図8および図9において、ゲート配線22およびソース配線27のうち、TFTを構成する部分をゲート電極およびソース電極とする。 Further, FIG. 7, 8 and 9, of the gate wiring 22 and the source line 27, the portion constituting the TFT and the gate electrode and the source electrode.

【0007】つぎに、従来のTFTアレイ基板の製法について説明する。 [0007] Next, a description method for producing a conventional TFT array substrate. まず、絶縁性基板21上にアルミニウムなどの金属材料を堆積させ、パターニングしゲート配線22を形成する。 First, the insulating substrate 21 a metal material such as aluminum is deposited on, to form a patterned gate wiring 22. さらに、ゲート配線22の端子部分を除いて、ゲート配線22上に陽極酸化膜23を形成する。 Furthermore, except for the terminal portion of the gate line 22 to form an anodic oxide film 23 on the gate line 22. ついで、ゲート絶縁膜24、ノンドープアモルファスシリコンからなる層およびリンドープアモルファスシリコンからなる層を形成する。 Then, the gate insulating film 24, a layer consisting of a layer and phosphorus-doped amorphous silicon consisting undoped amorphous silicon. そして、ノンドープアモルファスシリコンからなる層およびリンドープアモルファスシリコンからなる層をアイランド状にパターニングして、ノンドープアモルファスシリコン層25およびコンタクト層26を形成したのち、ソース配線27およびドレイン電極28を形成する。 Then, by patterning a layer made of a layer and phosphorus-doped amorphous silicon consisting undoped amorphous silicon islands, after forming the non-doped amorphous silicon layer 25 and the contact layer 26, to form the source wiring 27 and the drain electrode 28. そののち、コンタクト層26のうち、ソース配線27およびドレイン電極28とのチャネル部として必要な部分以外を除去したのち、保護膜29を形成する。 Thereafter, among the contact layer 26, after removing the non-required portions as a channel portion of the source wiring 27 and drain electrode 28, a protective film 29. 最後に、透明の導電膜からなる画素電極30をソース配線27と一部が重なるように形成する。 Finally, a pixel electrode 30 made of a transparent conductive film so as to overlap a part with the source line 27. なお、画素電極30とドレイン電極28とは、保護膜29に設けられたコンタクトホール31を介して電気的に接続されている。 Note that the pixel electrode 30 and the drain electrode 28 are electrically connected through a contact hole 31 provided in the protective film 29.

【0008】 [0008]

【発明が解決しようとする課題】従来のTFTアレイ基板は、製造工程にゲート配線を陽極酸化膜で覆う工程が含まれるため、大画面でかつ高精細な液晶表示装置を形成するばあい、TFTアレイ基板の製造工程が複雑になるという問題がある。 BRIEF Problems to be Solved] conventional TFT array substrate, because it contains the step of covering the gate wiring to the manufacturing process of anodized film, when forming a large screen and high definition liquid crystal display device, TFT manufacturing process of the array substrate becomes complicated. また、画素電極およびソース配線間に形成される絶縁膜が保護膜の一層のみであるため、 Further, since the insulating film formed between the pixel electrode and the source line is only one layer of protective film,
画素電極およびソース配線間で形成される重なり容量が大きいという問題や、画素電極とソース配線との短絡により歩留まりの低下が生じるという問題がある。 And a problem that capacitance overlap is formed between the pixel electrode and the source line is large, there is a problem of reduced yield caused by short circuit between the pixel electrode and the source wiring. また、 Also,
画素電極とソース配線のあいだで形成される重なり容量を小さくするために、保護膜の膜厚を大きくしたりする必要があり、生産性の面でも問題がある。 In order to reduce the overlap capacitance is formed in between the pixel electrode and the source line, it is necessary or to increase the thickness of the protective film, also has a problem in terms of productivity.

【0009】さらに、従来のTFTアレイ基板は、画素電極とソース電極との一部を互いに対向させてブラックマトリクスを形成しているので、画素電極が形成される位置とソース電極が形成される位置との位置合わせを厳密に行うことが必要になり製造工程が複雑となるという問題がある。 Furthermore, the position is conventional TFT array substrate, since the form a black matrix was opposed portion of the pixel electrode and the source electrode, the location and source electrode having a pixel electrode is formed is formed manufacturing process it is necessary to strictly carry out the positioning between there is a problem that becomes complicated. また、ソース配線に歪みが生じたばあい、 In addition, if the distortion occurs in the source wiring,
各画素ごとの開口率が異なり輝度傾斜が大きくなり、液晶表示装置の表示特性が劣化するという問題がある。 Aperture ratio is different luminance gradient of each pixel is increased, the display characteristics of the liquid crystal display device is deteriorated.

【0010】本発明はかかる問題を解決するためになされたものであり、輝度ムラ、クロストークなどによる表示品質の低下なしに、大画面で高精細な高開口率の液晶表示装置をうることができるTFTアレイ基板を提供することを目的とする。 [0010] The present invention has been made to solve the above problems, uneven brightness, without reducing image quality due to cross-talk, to sell a high-definition liquid crystal display device, high aperture ratio on a large screen and to provide a TFT array substrate as possible.

【0011】 [0011]

【課題を解決するための手段】本発明のTFTアレイ基板は、透明な絶縁性基板と、該絶縁性基板上に並設された複数のゲート配線と、ゲート絶縁膜を介してゲート配線に交差する複数のソース配線と、ゲート配線およびソース配線の交差部に設けられた、ドレイン電極、ソース電極およびゲート電極を含んでなる薄膜トランジスタと、前記ドレイン電極に接続された透明な導電膜からなる画素電極と、前記ゲート電極、ドレイン電極およびソース電極上を覆う保護膜とを有してなる薄膜トランジスタアレイ基板であって、前記ソース配線およびゲート電極が、絶縁性基板上に堆積された高融点金属膜がパターニングされることにより形成され、前記ゲート配線、ソース電極およびドレイン電極が、ゲート絶縁膜上に堆積された低抵抗金属か TFT array substrate of the present invention SUMMARY OF] is crossed with a transparent insulating substrate, a plurality of gate lines arranged in parallel on the insulating substrate, the gate wiring through a gate insulating film a plurality of source wirings, provided on the intersection of the gate wiring and the source wiring, the drain electrode, a thin film transistor comprising a source electrode and a gate electrode, a pixel electrode made of a transparent conductive film connected to said drain electrode When the gate electrode, a thin film transistor array substrate comprising a protective film covering the drain electrode and the source conductive electrode, said source wiring and a gate electrode, a refractory metal film deposited on an insulating substrate It is formed by being patterned, the gate line, the source electrode and the drain electrode, or a low-resistance metal deposited on the gate insulating film なる単層膜および低抵抗金属の層を含む多層膜のうちの1つがパターニングされることにより形成され、前記画素電極が保護膜上に形成され、前記ゲート電極とゲート配線とが第1のコンタクトホールを介して電気的に接続され、前記ソース電極とソース配線とが第2のコンタクトホールを介して電気的に接続され、前記画素電極とドレイン電極とが第3のコンタクトホールを介して電気的に接続されてなるものである。 Comprising one of the single-layer film and multilayer film comprising a layer of low-resistance metal is formed by being patterned, the pixel electrode is formed on the protective film, and the gate electrode and the gate wiring first contact It is electrically connected through the hole, the source electrode, and is electrically connected through the second contact hole, electrically said pixel electrode and the drain electrode through the third contact hole are those connected comprising a.

【0012】また、前記画素電極が、ソース配線およびゲート配線の一部にオーバーラップされてなるものである。 Further, the pixel electrode is made of being overlapped on a part of the source wiring and the gate wiring.

【0013】また、前記ゲート絶縁膜の材料が酸化シリコンおよびチッ化シリコンのうちの1つである。 Further, the material of the gate insulating film is one of silicon oxide and of silicon nitride.

【0014】また、前記保護膜が絶縁性を有する無機化合物および有機化合物のうちの1つからなる単層膜、ならびに無機化合物および有機化合物からなる多層膜のうちの1つである。 Further, the protective layer is one of a single-layer film made from one, and inorganic compounds and an organic compound multilayer film of an inorganic compound and an organic compound having an insulating property.

【0015】さらに、前記無機化合物が酸化シリコンおよびチッ化シリコンのうちの1つである。 Furthermore, the inorganic compound is one of silicon oxide and of silicon nitride.

【0016】また、前記高融点金属膜の材料が、クロム、モリブデン、アルミニウム、タンタルおよびタングステンのうちの少なくとも1つである。 Further, the material of the refractory metal film, chromium, molybdenum, aluminum, is at least one of tantalum and tungsten.

【0017】また、前記単層膜の材料がアルミニウムを含む合金である。 Further, the material of the single layer film is an alloy containing aluminum.

【0018】また、前記多層膜の材料が、クロム、モリブデン、タンタルおよびタングステンのうちの少なくとも1つ、ならびにアルミニウムである。 Further, the material of the multilayer film, chromium, molybdenum, at least one of tantalum and tungsten, and aluminum.

【0019】 [0019]

【発明の実施の形態】本発明のTFTアレイ基板は、透明な絶縁性基板と、該絶縁性基板上に並設された複数のゲート配線と、ゲート絶縁膜を介してゲート配線に交差する複数のソース配線と、ゲート配線およびソース配線の交差部に設けられた、ドレイン電極、ソース電極およびゲート電極を含んでなるTFTと、前記ドレイン電極に接続された透明な導電膜からなる画素電極と、前記ゲート電極、ドレイン電極およびソース電極上を覆う保護膜とを有してなる。 TFT array substrate of the embodiment of the present invention, a plurality of intersecting the transparent insulating substrate, a plurality of gate lines arranged in parallel on the insulating substrate, the gate wiring through a gate insulating film and the source line, provided at the intersection of the gate wiring and the source wiring, and a TFT comprising a drain electrode, a source electrode and a gate electrode, a pixel electrode made from the connected transparent conductive film on the drain electrode, the gate electrode, formed by a protective film covering the drain electrode and the source conductive electrode. 前記ソース配線およびゲート電極は、絶縁性基板上に堆積された高融点金属膜がパターニングされることにより形成され、前記ゲート配線、ソース電極およびドレイン電極は、ゲート絶縁膜上に堆積された低抵抗金属からなる単層膜および多層膜のうちの1 It said source wiring and a gate electrode is formed by a refractory metal film deposited on an insulating substrate is patterned, the gate line, the source electrode and the drain electrode, low resistance is deposited on the gate insulating film one of the single-layer film and multilayer film made of a metal
つがパターニングされることにより形成され、前記画素電極は保護膜上に形成される。 One is formed by being patterned, the pixel electrode is formed on the protective film. さらに、前記ゲート電極とゲート配線とは第1のコンタクトホールを介して電気的に接続され、前記画素電極とドレイン電極とは第2のコンタクトホールを介して電気的に接続され、前記ソース電極とソース配線とは第3のコンタクトホールを介して電気的に接続される。 Furthermore, the gate electrode and the gate wiring are electrically connected via the first contact hole, wherein the pixel electrode and the drain electrode are electrically connected via the second contact hole, and the source electrode the source wiring is electrically connected through the third contact hole.

【0020】つぎに、図面を参照しながら本発明のTF [0020] Next, TF of the present invention with reference to the accompanying drawings
Tアレイ基板の実施の形態について説明する。 It will be described embodiments of the T array substrate.

【0021】実施の形態1. [0021] Embodiment 1. 図面を参照しながら、本発明のTFTアレイ基板の実施の形態1について説明する。 With reference to the drawings will be described a first embodiment of the TFT array substrate of the present invention. 図1は、本発明のTFTアレイ基板の一実施の形態を示す平面説明図である。 Figure 1 is an explanatory plan view showing an embodiment of a TFT array substrate of the present invention. 図2は、図1のA−A線断面を示す説明図であり、TFT部の断面が示されている。 Figure 2 is an explanatory view showing the A-A line cross section of Figure 1, the cross section of the TFT section is shown.
図3は、図1のB−B線断面を示す説明図であり、ゲート配線の断面が示されている。 Figure 3 is an explanatory diagram showing a sectional view taken along line B-B in FIG. 1, the cross section of the gate wiring is shown. 図4は、図1のC−C線断面を示す説明図であり、ソース配線の断面が示されている。 Figure 4 is an explanatory diagram showing a sectional view taken along line C-C in FIG. 1, there is shown the cross section of the source line. 図1〜図4において、1は絶縁性基板、2はゲート電極、3はソース配線、4はゲート絶縁膜、5は半導体層を構成するノンドープアモルファスシリコン層、6 In FIGS. 1 to 4, 1 denotes an insulating substrate, 2 a gate electrode, 3 a source wiring line, 4 is a gate insulating film, 5 is a non-doped amorphous silicon layer constituting the semiconductor layer, 6
は半導体層を構成するリンドープアモルファスシリコンからなるコンタクト層、7a、7bはゲート配線、8はソース電極、9はドレイン電極、10は保護膜、11は画素電極を示す。 Indicates a contact layer made of phosphorus-doped amorphous silicon constituting the semiconductor layer, 7a, 7b denotes a gate wiring, 8 source electrode, the drain electrode 9, the protective film 10, 11 a pixel electrode. なお、図1には、絶縁性基板1、ゲート絶縁膜4、コンタクト層6、保護膜10は示されていない。 In FIG. 1, the insulating substrate 1, a gate insulating film 4, a contact layer 6, a protective film 10 is not shown. また、図2、図3および図4に示される絶縁性基板1の厚さは、実際は、絶縁性基板1上に形成される他の構成要素の厚さに比べて非常に厚い。 The thickness of the FIG. 2, the insulating substrate 1 as shown in FIGS. 3 and 4 is in fact, very thick compared to the thickness of other components is formed on the insulating substrate 1.

【0022】つぎに、本実施の形態のTFTアレイ基板の製法について説明する。 Next, a description method for producing the TFT array substrate of this embodiment. まず、絶縁性基板1上に、高融点金属膜として、クロムからなる単層膜、またはクロムおよびアルミニウムからなる多層膜を形成しパターニングして、ゲート電極2およびソース配線3を形成する。 First, on the insulating substrate 1, as the refractory metal film, a single layer film made of chromium or chromium and multilayer film is formed patterning of aluminum, to form the gate electrode 2 and the source line 3. さらに、酸化シリコン(SiO 2 )またはチッ化シリコン(SiNx、xは正の整数である)からなるゲート絶縁膜4、ノンドープアモルファスシリコンからなる層、およびリンドープアモルファスシリコンからなる層を形成する。 Moreover, silicon oxide (SiO 2) or silicon nitride (SiNx, x is a positive integer) gate insulating film 4 made of a layer consisting of undoped amorphous silicon, and to form a layer made of phosphorus-doped amorphous silicon. ついで、ノンドープアモルファスシリコンからなる層およびリンドープアモルファスシリコンからなる層をアイランド状にパターニングして、ノンドープアモルファスシリコン層5およびコンタクト層6を形成する。 Then, by patterning the layer comprising the layers and phosphorus-doped amorphous silicon consisting undoped amorphous silicon islands to form a non-doped amorphous silicon layer 5 and the contact layer 6. さらに、ゲート絶縁膜4に、ゲート電極2とのちに形成されるゲート配線とを電気的に接続するための第1のコンタクトホール12、およびソース配線3とのちに形成されるソース電極とを電気的に接続するための第2のコンタクトホール13が形成される。 Further, the gate insulating film 4, first contact hole 12 for electrically connecting the gate wiring later formed gate electrode 2, and a source electrode which is later formed as a source wiring 3 electrically the second contact hole 13 for connection is formed in manner. そして、アルミニウムからなる単層膜またはアルミニウムの層を含む多層膜を形成しパターニングして、ゲート配線7a、7 Then, by patterning a multilayer film comprising a layer of single-layer film or aluminum of aluminum, the gate wiring 7a, 7
b、ソース電極8およびドレイン電極9を形成する。 b, a source electrode 8 and drain electrode 9. 前記アルミニウムの層を含む多層膜の例としては、絶縁性基板1側からアルミニウムおよびクロムが順次堆積されてなる多層膜、または絶縁性基板1側からアルミニウム、クロムおよびアルミニウムが順次堆積されてなる多層膜などがある。 Examples of the multilayer film comprising a layer of the aluminum a multilayer film of aluminum and chromium, which are sequentially deposited from an insulating substrate 1 side or aluminum from the insulating substrate 1 side, multilayer chromium and aluminum, which are sequentially deposited, film, and the like. そののち、コンタクト層6のうち、ソース電極8およびドレイン電極9ノンドープアモルファスシリコン層5とのチャネル部として必要な部分以外を除去したのち、保護膜10を形成する。 Thereafter, among the contact layer 6, after removing the non-required portions as a channel portion between the source electrode 8 and drain electrode 9 non-doped amorphous silicon layer 5, a protective film 10. なお、保護膜1 In addition, the protective film 1
0は、絶縁性を有する無機化合物および有機化合物のうちの1つからなる単層膜、または無機化合物および有機化合物からなる多層膜である。 0 is a single-layer film or an inorganic compound and multilayer film made of an organic compound, comprises one of the inorganic and organic compounds having an insulating property. 無機化合物の例としては、酸化シリコンまたはチッ化シリコンがあり、有機化合物の例としては、アクリル系の有機化合物がある。 Examples of the inorganic compounds, there is silicon oxide or silicon nitride, as examples of the organic compound is an organic compound of acrylic. ついで、ドレイン電極9とのちに形成される画素電極とを電気的に接続するための第3のコンタクトホール14を保護膜10に形成する。 Then, a third contact hole 14 for electrically connecting the pixel electrode later is formed with the drain electrode 9 in the protective film 10. 最後に、画素電極11を形成する。 Finally, to form the pixel electrode 11. 図示されているように、保持容量を形成するために、画素電極11の一部は、前段のゲート配線であるゲート配線7bの一部にオーバーラップしている。 As shown, in order to form a storage capacitor, a part of the pixel electrode 11, overlaps with a part of the gate wiring 7b is a previous gate line.

【0023】なお、本実施の形態においては、チャネルエッチ型TFTを用いて形成されたTFTアレイ基板について述べたが、チャネル保護型TFTを用いることも可能である。 [0023] In the present embodiment has described the TFT array substrate which is formed by using a channel etch type TFT, it is also possible to use a channel protective type TFT.

【0024】前述のような方法で形成されたTFTアレイ基板は、ゲート配線がアルミニウムを用いて形成できるので、ゲート配線を低抵抗化することができ、大画面で高精細な液晶表示装置を表示ムラ無く形成できる。 The TFT array substrate formed by the method as described above, since the gate wiring can be formed using aluminum, can be reduce the resistance of the gate wirings, display high-definition liquid crystal display device with a large screen unevenness can be formed without.

【0025】実施の形態2. [0025] Embodiment 2. つぎに、図面を参照しながら本発明のTFTアレイ基板の実施の形態2について説明する。 Next, a second embodiment of the TFT array substrate of the present invention will be described with reference to the drawings. 図5は、本発明のTFTアレイ基板の他の実施の形態を示す平面説明図である。 Figure 5 is an explanatory plan view showing another embodiment of a TFT array substrate of the present invention. 図6は、図5のD−D 6, D-D in FIG. 5
線断面を示す説明図であり、ソース配線の断面が示されている。 Is an explanatory view showing a line cross section, are shown the cross section of the source line. 図5および図6において、図1〜図4と同一の部分は同じ符号を用いて示した。 5 and 6, the same parts as FIGS. 1-4 were denoted by the same reference numerals. なお、図5には、絶縁性基板1、ゲート絶縁膜4、コンタクト層6、保護膜1 In FIG. 5, an insulating substrate 1, a gate insulating film 4, a contact layer 6, a protective layer 1
0は示されていない。 0 is not shown.

【0026】本実施の形態のTFTアレイ基板においては、保持容量を形成するために、画素電極11の一部が、ソース配線3の一部にオーバーラップしている。 [0026] In the TFT array substrate of this embodiment, in order to form a storage capacitor, a part of the pixel electrode 11 are overlapped on a part of the source line 3. その他の部分については、実施の形態1に示されるTFT Other parts, TFT shown in Embodiment 1
アレイ基板と同様の構造を有する。 It has the same structure as the array substrate. 画素電極11をソース配線3にオーバーラップさせることにより、ソース配線3にブラックマトリクスとしての機能をもたせることができる。 By overlapping the pixel electrode 11 to the source line 3 can be imparted with a function as a black matrix source line 3.

【0027】本実施の形態のTFTアレイ基板は、画素電極11と、ブラックマトリクスとして機能するソース配線3とのあいだに形成される絶縁膜が、ゲート絶縁膜2と保護膜10との2層であるため、画素電極11とソース配線3とのあいだの容量が低減できる。 The TFT array substrate of this embodiment includes a pixel electrode 11, an insulating film formed between the source line 3 serving as a black matrix, in two layers of the gate insulating film 2 and the protective film 10 some reason, capacity can be reduced between the pixel electrode 11 and the source line 3. したがって、ソース配線3に入力されるソース信号の電圧が変動することにより生じる画素電極の電位の変化を抑制でき、液晶表示装置の表示品質を改善できる。 Therefore, it is possible to suppress the change in the potential of the pixel electrode caused by the voltage of the source signal to be inputted to the source line 3 is varied, can improve the display quality of the liquid crystal display device.

【0028】本発明において、ソース配線およびゲート電極は高融点金属膜を用いて形成される。 [0028] In the present invention, the source wiring and the gate electrode is formed using a refractory metal film. 高融点金属膜の材料は、クロム、モリブデン、アルミニウム、タンタルおよびタングステンのうちの少なくとも1つであることが、のちに行なわれる製造工程における熱履歴による変質およびヒルロックの発生を防止できるため好ましい。 Material of the refractory metal film, chromium, molybdenum, aluminum, is at least one of tantalum and tungsten are preferred since it is possible to prevent the deterioration and hillock generation of by heat history in the production process to be performed later. さらに、前記ゲート配線、ソース電極およびドレイン電極が低抵抗金属たるアルミニウムを含む合金(たとえば、アルミニウム、シリコンおよび銅からなる合金またはアルミニウムおよびモリブデンからなる合金など) Further, the gate line, the alloy source and drain electrodes comprises a low-resistance metal serving aluminum (e.g., aluminum, an alloy comprising an alloy or aluminum and molybdenum made of silicon and copper)
からなる単層膜を用いて形成されることが、ゲート配線、ソース電極およびドレイン電極を低抵抗化できるため好ましい。 Be formed using a single layer film made of the gate line is preferable because it reduce the resistance of the source electrode and the drain electrode. また、ゲート配線、ソース電極およびドレイン電極が、クロム、モリブデン、タンタルおよびタングステンのうちの少なくとも1つ、ならびにアルミニウムからなる多層膜を用いて形成されてもよい。 Further, the gate wirings, source and drain electrodes, chromium, molybdenum, at least one of tantalum and tungsten, and the multilayer film may be formed using a made of aluminum.

【0029】 [0029]

【発明の効果】本発明によれば、TFTアレイ基板の製造工程にゲート配線を陽極酸化膜で覆う工程などを追加することなく、ゲート配線を低抵抗化でき、大画面で高精細の液晶表示装置における輝度傾斜を低減できる。 According to the present invention, without the gate wiring to the manufacturing process of the TFT array substrate to add such steps covered with anodic oxide film, the gate wiring can low resistance, high-resolution liquid crystal display in a large screen It can reduce brightness slope in the device.

【0030】また、ソース配線にブラックマトリクスとしての機能をもたせたばあいにおいても、画素電極とソース配線とのあいだに形成される絶縁膜が、ゲート絶縁膜と保護膜との2層であるため、画素電極とソース配線とのあいだの容量が低減できる。 Further, in the case of remembering function as a black matrix to a source wiring also, the insulating film formed between the pixel electrode and the source wiring, since a two-layer between the gate insulating film and the protective film , capacity can be reduced between the pixel electrode and the source line. したがって、ソース配線に入力されるソース信号の電圧が変動することにより生じる画素電極の電位の変化を抑制でき、液晶表示装置の表示品質を改善できる。 Therefore, it is possible to suppress the change in the potential of the pixel electrode caused by the voltage of the source signal to be inputted to the source line is varied, can improve the display quality of the liquid crystal display device.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明のTFTアレイ基板の一実施の形態を示す平面説明図である。 1 is a plan view showing one embodiment of a TFT array substrate of the present invention.

【図2】図1のA−A線断面を示す説明図である。 FIG. 2 is an explanatory diagram showing an A-A line cross section of Figure 1.

【図3】図1のB−B線断面を示す説明図である。 3 is an explanatory diagram showing a sectional view taken along line B-B of FIG.

【図4】図1のC−C線断面を示す説明図である。 4 is an explanatory diagram showing a sectional view taken along line C-C of FIG.

【図5】本発明のTFTアレイ基板の他の実施の形態を示す平面説明図である。 5 is a plan view showing another embodiment of a TFT array substrate of the present invention.

【図6】図5のD−D線断面を示す説明図である。 6 is an explanatory diagram showing a sectional view taken along line D-D in FIG.

【図7】従来のTFTアレイ基板の一例を示す平面説明図である。 7 is an explanatory plan view showing an example of a conventional TFT array substrate.

【図8】図7のE−E線断面を示す説明図である。 8 is an explanatory diagram showing a sectional view taken along line E-E in FIG.

【図9】図7のF−F線断面を示す説明図である。 9 is an explanatory diagram showing a sectional view taken along line F-F of FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 絶縁性基板 2 ゲート電極 3 ソース配線 4 ゲート絶縁膜 5 ノンドープアモルファスシリコン層 6 コンタクト層 7a、7b ゲート配線 8 ソース電極 9 ドレイン電極 10 保護膜 11 画素電極 12 第1のコンタクトホール 13 第2のコンタクトホール 14 第3のコンタクトホール 1 insulating substrate 2 gate electrode 3 source lines 4 gate insulating film 5 undoped amorphous silicon layer 6 contact layer 7a, 7b gate wiring 8 source electrode 9 drain electrode 10 protective film 11 pixel electrode 12 first contact hole 13 and the second contact Hall 14 third contact hole

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 FI H01L 29/78 627C ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 6 identifications FI H01L 29/78 627C

Claims (8)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 透明な絶縁性基板と、該絶縁性基板上に並設された複数のゲート配線と、ゲート絶縁膜を介してゲート配線に交差する複数のソース配線と、ゲート配線およびソース配線の交差部に設けられた、ドレイン電極、ソース電極およびゲート電極を含んでなる薄膜トランジスタと、前記ドレイン電極に接続された透明な導電膜からなる画素電極と、前記ゲート電極、ドレイン電極およびソース電極上を覆う保護膜とを有してなる薄膜トランジスタアレイ基板であって、前記ソース配線およびゲート電極が、絶縁性基板上に堆積された高融点金属膜がパターニングされることにより形成され、前記ゲート配線、ソース電極およびドレイン電極が、ゲート絶縁膜上に堆積された低抵抗金属からなる単層膜および低抵抗金属の層を含む多層膜 And 1. A transparent insulating substrate, a plurality of gate lines arranged in parallel on the insulating substrate, a plurality of source lines crossing the gate wiring through a gate insulating film, a gate wiring and a source wiring intersections provided, the drain electrode, a thin film transistor comprising a source electrode and a gate electrode, wherein a pixel electrode made from the connected transparent conductive film to the drain electrode, the gate electrode, the drain electrode and the source electrode on the a thin film transistor array substrate comprising a protective film covering the source wiring and a gate electrode, a refractory metal film deposited on an insulating substrate is formed by being patterned, the gate line, multilayer film comprising a source electrode and a drain electrode, a layer of single-layer film and the low-resistance metal made of a low-resistance metal deposited on the gate insulating film のうちの1つがパターニングされることにより形成され、前記画素電極が保護膜上に形成され、前記ゲート電極とゲート配線とが第1のコンタクトホールを介して電気的に接続され、前記ソース電極とソース配線とが第2のコンタクトホールを介して電気的に接続され、前記画素電極とドレイン電極とが第3のコンタクトホールを介して電気的に接続されてなる薄膜トランジスタアレイ基板。 One is formed by being patterned out of the pixel electrode is formed on the protective film, and the gate electrode and the gate wiring are electrically connected via the first contact hole, and the source electrode source wiring and is electrically connected through the second contact hole, a thin film transistor array substrate comprising said pixel electrode and the drain electrode is electrically connected via the third contact hole.
  2. 【請求項2】 前記画素電極が、ソース配線およびゲート配線の一部にオーバーラップされてなる請求項1記載の薄膜トランジスタアレイ基板。 Wherein said pixel electrode is a thin film transistor array substrate according to claim 1 wherein formed by overlapping a portion of the source wiring and the gate wiring.
  3. 【請求項3】 前記ゲート絶縁膜の材料が酸化シリコンおよびチッ化シリコンのうちの1つである請求項1記載の薄膜トランジスタアレイ基板。 3. One is a thin film transistor array substrate according to claim 1, wherein one of the materials silicon oxide and of silicon nitride of the gate insulating film.
  4. 【請求項4】 前記保護膜が絶縁性を有する無機化合物および有機化合物のうちの1つからなる単層膜、ならびに無機化合物および有機化合物からなる多層膜のうちの1つである請求項1記載の薄膜トランジスタアレイ基板。 Wherein said protective film is a single layer film made of one of an inorganic compound and an organic compound having an insulating property, and is one according to claim 1, wherein one of the multi-layer film composed of an inorganic compound and an organic compound thin film transistor array substrate.
  5. 【請求項5】 前記無機化合物が酸化シリコンおよびチッ化シリコンのうちの1つである請求項4記載の薄膜トランジスタアレイ基板。 5. One is a thin film transistor array substrate according to claim 4, wherein one of said inorganic compound is silicon oxide and of silicon nitride.
  6. 【請求項6】 前記高融点金属膜の材料が、クロム、モリブデン、アルミニウム、タンタルおよびタングステンのうちの少なくとも1つである請求項1記載の薄膜トランジスタアレイ基板。 Wherein the material of the refractory metal film, chromium, molybdenum, aluminum, tantalum and at least one is a thin film transistor array substrate according to claim 1, wherein one of tungsten.
  7. 【請求項7】 前記単層膜の材料がアルミニウムを含む合金である請求項1記載の薄膜トランジスタアレイ基板。 7. The thin film transistor array substrate according to claim 1, wherein an alloy containing material is aluminum of the single-layer film.
  8. 【請求項8】 前記多層膜の材料が、クロム、モリブデン、タンタルおよびタングステンのうちの少なくとも1 8. The material of the multilayer film is chromium, at least one of molybdenum, tantalum and tungsten
    つ、ならびにアルミニウムである請求項1記載の薄膜トランジスタアレイ基板。 One, as well as a thin film transistor array substrate of claim 1 wherein the aluminum.
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