JPH05243333A - Thin film field-effect transistor substrate - Google Patents

Thin film field-effect transistor substrate

Info

Publication number
JPH05243333A
JPH05243333A JP3984092A JP3984092A JPH05243333A JP H05243333 A JPH05243333 A JP H05243333A JP 3984092 A JP3984092 A JP 3984092A JP 3984092 A JP3984092 A JP 3984092A JP H05243333 A JPH05243333 A JP H05243333A
Authority
JP
Japan
Prior art keywords
metal
thin film
effect transistor
film field
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3984092A
Other languages
Japanese (ja)
Inventor
Hiroaki Moriyama
浩明 森山
Original Assignee
Nec Corp
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corp, 日本電気株式会社 filed Critical Nec Corp
Priority to JP3984092A priority Critical patent/JPH05243333A/en
Publication of JPH05243333A publication Critical patent/JPH05243333A/en
Application status is Pending legal-status Critical

Links

Abstract

PURPOSE: To reduce a mask cost by providing common contact terminal patterns of a thin film transistor substrate in any manufacturing processes.
CONSTITUTION: A contact hole 2 is formed on an insulation film 5 which is placed on lower metal 1. The contact hole 2 is formed on only a portion of an upper part of the lower metal 1. Upper metal 3 completely covers the contact hole 2, while its area is a half or less of an area of transparent metal 4 on a terminal upper layer connecting surface. Regardless of a formation order of the upper metal 3 and the transparent metal 4, a half or more terminal surface areas become transparent metal 4.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、薄膜電界効果型トランジスタ駆動液晶表示装置、特に、薄膜電界効果型トランジスタ基板に関するものである。 The present invention relates to a thin film field effect transistor drive liquid crystal display device, particularly to a thin film field effect transistor substrate.

【0002】 [0002]

【従来の技術】携帯型コンピュータやポケットテレビ用のフラットパネルディスプレイとして液晶ディスプレイが開発され、その中でもガラス基板上にアレイ化した薄膜電界効果型トランジスタを形成し、各画素のスイッチとして用いたアクティブマトリックス方式はブラウン管と同等のフルカラー表示が可能であることから、省スペース,省電力ディスプレイとして各機関で活発に開発, 2. Description of the Related Art Liquid crystal displays have been developed as flat panel display of the portable computer or pocket TV, to form a thin film field effect transistor array of on a glass substrate Among them, an active matrix used as a switch for each pixel since the system is capable of displaying a cathode-ray tube and the equivalent of a full-color, space-saving, actively developed by each institution as a power-saving display,
製品化が行われている。 Commercialization is being carried out. このアクティブマトリックス型液晶ディスプレイが広く普及するためには低コスト化, Cost reduction to the active matrix type liquid crystal display is widely used,
高信頼性化が重要な課題である。 High reliability is an important issue.

【0003】薄膜電界効果型トランジスタ駆動液晶表示装置においては、薄膜電界効果型トランジスタはスイッチング素子として使用される。 [0003] In the thin film field-effect transistor driving the liquid crystal display device, thin film field effect transistor is used as switching elements. このスイッチング素子として水素化アモルファスシリコン薄膜電界効果型トランジスタを用いた場合の従来の薄膜電界効果型トランジスタ基板端子部及び表示素子アレイ部薄膜電界効果型トランジスタの平面図を図6に示す。 It shows a plan view of a conventional thin film field effect transistor substrate terminal portion and the display element array unit thin film field effect transistor in the case of using the hydrogenated amorphous silicon thin film field effect transistor as the switching element in Fig. また図7(a)は図6 The FIG. 7 (a) 6
内の端子部におけるE−E'線及びF−F'線の断面図である。 It is a cross-sectional view of line E-E 'and line F-F' in the terminal portion of the inner. さらに図7(b)は図6内の薄膜電界効果型トランジスタのG−G'の断面図である。 Further, FIG. 7 (b) is a sectional view of G-G 'of the thin film field-effect transistor in FIG. また、従来の他の構造の薄膜電界効果型トランジスタ基板端子部及び表示素子アレイ部薄膜電界効果型トランジスタの平面図を図8に示す。 Also shows a plan view of a thin film field effect transistor substrate terminal portion and the display element array unit thin film field effect transistor of another conventional structure in FIG. また図9(a)は図8内の端子部におけるH−H'線及びI−I'線の断面図である。 The Fig. 9 (a) is a cross-sectional view of line H-H 'and I-I' line in the terminal portion in FIG. 8. さらに図9 Further, FIG. 9
(b)は図8内の薄膜電界効果型トランジスタにおけるJ−J'線の断面図である。 (B) is a sectional view of the line J-J 'in thin film field effect transistor in FIG.

【0004】図6〜図9において、1は端子部下層金属、5は絶縁膜、2は絶縁膜5に開けたコンタクトホール、3は上層金属、4は透明金属、6は走査線、7はゲート電極、8はアモルファスシリコン、9は燐をドープしたアモルファスシリコン、10は信号線、11はソース電極、12はドレイン電極、13は画素電極、14はガラス基板である。 [0004] In FIGS. 6-9, 1 terminal part underlying metal, the insulating film 5, 2 denotes a contact hole opened in the insulating film 5, the upper metal 3, 4 transparent metal, 6 scan lines, the 7 gate electrode, 8 is amorphous silicon, amorphous silicon doped with phosphorus 9, 10 signal line, 11 denotes a source electrode, 12 drain electrode, 13 denotes a pixel electrode, 14 is a glass substrate. また、図7(a)の点線で示した部分は外部回路の一部で、20はベースファイル、21は銅箔配線パターン、22は熱硬化樹脂、16は金属粒(はんだ)である。 The portion indicated by a dotted line in FIG. 7 (a) part of the external circuit, 20 is a base file, the 21 copper wiring pattern, the 22 thermosetting resin, 16 is a metal particle (solder).

【0005】実際の薄膜電界効果型トランジスタ基板では、図6及び図8の走査線6及び信号線10がマトリクス状に配置され、走査線6の端及び信号線10の端には接続端子が形成され、走査線6及び信号線10の交差部付近には薄膜電界効果型トランジスタが形成されている。 [0005] In an actual thin film field effect transistor substrate, the scanning lines 6 and the signal line 10 of FIG. 6 and FIG. 8 are arranged in a matrix, the end of the end and the signal line 10 of the scanning line 6 connecting terminals formed is, in the vicinity of the intersection of the scanning lines 6 and the signal line 10 thin film field effect transistor is formed. 端子部下層金属1、走査線6及びゲート電極7はそれぞれ同一の金属で形成され、端子部上層金属3、信号線10、ソース電極11及びドレイン電極12はそれぞれ同一の金属で形成され、端子部の透明金属4及び画素電極13もそれぞれ同一の金属で形成されている。 Terminal part underlying metal 1, the scanning lines 6 and the gate electrode 7 are respectively formed of the same metal, the terminal portion upper metal 3, the signal line 10, the source electrode 11 and drain electrode 12 are respectively formed of the same metal, the terminal portion transparent metal 4 and the pixel electrodes 13 also are formed of the same metal, respectively.

【0006】図6及び図7を用いて、従来の1つの薄膜電界効果型トランジスタ基板の構造について製造工程を示すことにより説明する。 [0006] with reference to FIGS. 6 and 7, it will be described by showing a process for manufacturing the structure of a conventional single thin film field effect transistor substrate. まずガラス基板14上に20 First 20 on the glass substrate 14
00オングストロームの厚さのクロムからなる端子部下層金属1、走査線6及びゲート電極7を形成する。 00 terminal part underlying metal 1 composed of angstroms thick chromium, to form the scanning lines 6 and the gate electrode 7. 次に、3000オングストロームの厚さの窒化シリコンからなるゲート絶縁膜5、3000オングストロームの厚さのアモルファスシリコン8、500オングストロームの厚さの燐をドープしたアモルファスシリコン9を連続して成膜し、ゲート電極7上にアモルファスシリコン8、燐をドープしたアモルファスシリコン9からなる島を形成する。 Then continuously formed amorphous silicon 9 doped with the gate insulating film 5,3000 Å thick amorphous silicon 8,500 Angstroms thick phosphorous consisting 3000Å ​​thick silicon nitride, the gate amorphous silicon 8 on the electrode 7, to form an island made of amorphous silicon 9 doped with phosphorus. そして、端子部の絶縁膜5に端子部下層金属1に通じるコンタクトホール2を形成する。 Then, a contact hole 2 in communication with the insulating film 5 of the terminal portion to the terminal portion lower metal 1. さらに、 further,
クロムを用いて、2000オングストロームの厚さの端子部下層金属3、信号線10、ソース電極11、及びドレイン電極12を形成する。 With chromium, the terminal portion of the thickness of 2000 angstroms lower metal 3, the signal line 10, the source electrode 11 and the drain electrode 12. そして、500オングストロームの厚さのインジウム、錫の酸化物(ITO;In Then, 500 Å of the thickness of the indium tin oxide (ITO; an In
dium Tin Oxide)からなる端子部の透明金属4及び画素電極13を形成する。 Forming a dium Tin Oxide) transparent metal 4 and the pixel electrode 13 of the terminal portions made of. この工程に続いて、ソース電極11とドレイン電極12間との間の燐をドープしたアモルファスシリコン9を除去することにより、薄膜電界効果型トランジスタは完成する。 Following this step, by removing the amorphous silicon 9 phosphorus-doped between the between the source electrode 11 and the drain electrode 12, thin film field effect transistor is completed.

【0007】外部回路とは、銅箔パターン21が形成されたベースフィルム20を所定の位置に配置し、透明金属4との間に金属粒16を含有する熱硬化樹脂22を挟み、熱を加えることにより、接続する。 [0007] an external circuit, the base film 20 to the copper foil pattern 21 is formed is placed in position, sandwiching the thermosetting resin 22 containing metal particles 16 between the transparent metal 4, the application of heat that way, the connection. 銅箔パターン2 Copper foil pattern 2
1と透明金属4とは金属粒16を介して接続される。 The 1 and the transparent metal 4 is connected via the metal particles 16. この構造の特徴は、図7(a)の端子部においてコンタクトホール2の段差部分を端子部上層金属3で覆うことができるので、確実に接続される反面、図7(b)の薄膜電界効果型トランジスタ部においてドレイン電極12端の段差部分で画素電極13が切れて接続が不確実になることがある。 Feature of this structure, it is possible to cover the step portion of the contact hole 2 at the terminal portion upper metal 3 in the terminal portion of FIG. 7 (a), although that is securely connected, the thin film field effect shown in FIG. 7 (b) connection has expired pixel electrode 13 may become unreliable at the step portion of the drain electrode 12 end in the mold transistor portion.

【0008】図8及び図9の従来のもう一つの構造の薄膜電界効果型トランジスタ基板で異なるのは、端子部の透明金属4及び画素電極13が形成された後、端子部上層金属3、信号線10、ソース電極11及びドレイン電極12が形成される。 [0008] Figure 8 and differs from the thin film field effect transistor substrate of a conventional another structure of FIG. 9, after the transparent metal 4 and the pixel electrode 13 of the terminal portion is formed, the terminal portions the upper metal 3, signal line 10, the source electrode 11 and drain electrode 12 are formed. この構造の特徴は図9(b)の薄膜電界効果型トランジスタのドレイン電極12端において画素電極13とは上層のドレイン電極12で段差部分を覆うので接続が確実である反面、図9(a)の端子部ではコンタクトホール2の段差部は透明金属でしか覆われない欠点がある。 Although the pixel electrode 13 in the drain electrode 12 end of the thin film field effect transistor is a reliable connection so covers the step portion in the upper layer of the drain electrode 12 of the features of this structure is FIG. 9 (b), the FIG. 9 (a) in the terminal portion stepped portion of the contact hole 2 has a disadvantage that not only cover a transparent metal.

【0009】図7(a)及び図9(a)において、端子部最上層が透明金属4になっている。 [0009] In FIGS. 7 (a) and FIG. 9 (a), the terminal portion uppermost layer is transparent metal 4. クロム,アルミニウム等の金属では表面が酸化されて高抵抗となり外部回路との接続が不確実になることがあり、信頼性に欠けるので、もともと酸素を含み酸化に強いITOを外部回路との接続面とすることで、低抵抗で確実に電気的に接続するためである。 Chromium, may be surface oxidized in the metal such as aluminum is connected to an external circuit becomes a high resistance becomes uncertain, since unreliable connection surface to an external circuit a strong ITO originally oxidation includes oxygen with, in order to ensure electrical connection with low resistance.

【0010】 [0010]

【発明が解決しようとする課題】従来の2つの構造の薄膜電界効果型トランジスタ基板は、製造プロセスの条件や液晶表示装置の大きさ等の必要に応じて、選択される。 Thin film field effect transistor substrate of the 0007] Conventional two structures, depending on the needs of the size of the condition and the liquid crystal display device manufacturing process, is selected. 例えば、高精細薄膜電界効果型トランジスタを形成する場合には、ドレイン電極と画素電極と接続の確実性を考慮してドレイン電極を後から形成する製造工程を採用し、中精細以下の薄膜電界効果型トランジスタを形成する場合には、画素電極を後から形成する製造工程を採用する。 For example, in the case of forming a high-definition thin film field effect transistor employs a manufacturing process for forming later drain electrodes in consideration of the reliability of the connection between the drain electrode and the pixel electrode, the medium resolution following thin film field effect when forming a mold transistor employs a manufacturing process for forming later pixel electrode. ここで図6及び図8の平面図に注目すると、薄膜電界効果型トランジスタの平面図は同一であるが、端子部の平面図は異なる。 Turning now to the plan view of FIG. 6 and FIG. 8, although a plan view of a thin film field effect transistor is the same, plan view of the terminal portion is different. ドレイン電極を後から形成する構造用のマスクパターンを用いてドレイン電極を先に形成すると、上層金属形成時に下層金属も除去されてしまい、またドレイン電極を先に形成する構造用のマスクパターンを用いてドレイン電極を後から形成すると、外部回路との接続面が透明金属ではなく上層金属となるためである。 When forming the drain electrode before using the mask pattern for structure forming later the drain electrode, the lower layer metal when the upper metal formed even will be removed, also using a mask pattern for structure forming a drain electrode above When formed later drain electrode Te is because the connection surfaces of the external circuit becomes upper metal rather than transparent metal. すなわち従来は同一の大きさの薄膜電界効果型トランジスタを形成する場合にも製造工程に応じて、端子部を形成するフォトリソグラフィ用のマスクパターンを別々に用意する必要があって、マスクコストが増加していた。 That prior art in accordance with the manufacturing process in case of forming a thin film field effect transistor of the same size, it is necessary to prepare a mask pattern for photolithography to form the terminal portions separately mask cost increases Was.

【0011】本発明の目的は、製造工程の選択に関わりなく同一のマスクパターンを使用可能な薄膜電界効果型トランジスタ基板を提供することにある。 An object of the present invention is to provide a thin film field effect transistor substrate that can use the same mask pattern regardless of the selection of the manufacturing process.

【0012】 [0012]

【課題を解決するための手段】本発明の薄膜電界効果型トランジスタ基板は、並列配置された複数の走査線と、 Thin film field effect transistor substrate of the present invention, in order to solve the problems] includes a plurality of scanning lines arranged in parallel,
並列配置された複数の信号線とが互いに交差して形成され、前記走査線と前記信号線との各交差部付近に薄膜電界効果型トランジスタが形成された薄膜電界効果型トランジスタ基板の周辺部での、少なくとも下層金属、絶縁膜、コンタクトホール、上層金属及び透明金属から構成される接続端子部において、前記コンタクトホールは前記下層金属上の一部の領域にのみ形成され、前記上層金属は前記コンタクトホールを完全に覆い、前記透明金属は少なくとも一部分が最上層として形成されていることを特徴としている。 A plurality of signal lines arranged in parallel are formed to cross each other, the peripheral portion of the thin film field effect transistor substrate on which the thin film field effect transistor is formed near the intersections of the signal lines and the scanning lines of at least the lower metal, an insulating film, a contact hole, the connection terminal portion composed of the upper layer metal and a transparent metal, wherein the contact hole is formed only in a part of the area on the lower metal, the upper layer metal is the contact completely covers the hole, the transparent metal is characterized in that at least a portion is formed as the uppermost layer.

【0013】 [0013]

【実施例】図1は、本発明による薄膜電界効果型トランジスタ基板の一実施例の平面図である。 DETAILED DESCRIPTION FIG. 1 is a plan view of one embodiment of a thin film field effect transistor substrate according to the present invention. また、図2 In addition, FIG. 2
(a),(b)は端子部の断面図である。 (A), (b) is a sectional view of the terminal portion. 図2(a)は端子部上層金属を先に形成し、後から透明金属を表面に形成した場合の図1内の端子部におけるA−A'線及びB−B'線の断面図である。 2 (a) is to form a terminal part upper metal earlier, is a cross-sectional view of line A-A 'and line B-B' at the terminal portion in FIG. 1 in the case of forming on the surface of the transparent metal later . 薄膜電界効果型トランジスタ部におけるC−C'線の断面図は従来の図7(b)と同様である。 The cross section of line C-C 'in thin film field effect transistor unit diagram is similar to the conventional in Figure 7 (b). 図2(b)は透明金属を先に形成し、後から端子部上層金属を形成した場合の図1内の端子部A− 2 (b) is the terminal portion in FIG. 1 of the transparent metal was formed first, the case of forming the terminal part upper metal later A-
A'線及びB−B'線の断面図である。 It is a sectional view of A 'line and the line B-B'. この場合の薄膜電界効果型トランジスタ部におけるC−C'線の断面図は従来の図9(b)と同様である。 Cross-sectional view of line C-C 'in thin film field effect transistor of this case is similar to the conventional FIG. 9 (b).

【0014】図1及び図2において、1は端子部下層金属、5は絶縁膜、2は絶縁膜5に開けたコンタクトホール、3は上層金属、4は透明金属、6は走査線、7はゲート電極、8はアモルファスシリコン、9は燐をドープしたアモルファスシリコン、10は信号線、11はソース電極、12はドレイン電極、13は画素電極、14はガラス基板である。 [0014] In FIGS. 1 and 2, 1 is the terminal part underlying metal, the insulating film 5, 2 denotes a contact hole opened in the insulating film 5, the upper metal 3, 4 transparent metal, 6 scan lines, the 7 gate electrode, 8 is amorphous silicon, amorphous silicon doped with phosphorus 9, 10 signal line, 11 denotes a source electrode, 12 drain electrode, 13 denotes a pixel electrode, 14 is a glass substrate.

【0015】スイッチング素子としては水素化アモルファスシリコン薄膜電界効果型トランジスタを用いている。 [0015] As the switching element uses hydrogenated amorphous silicon thin film field effect transistor. 実際の薄膜電界効果型トランジスタ基板では、図1 The actual thin film field effect transistor substrate, FIG. 1
の走査線6及び信号線10がマトリクス状に配置され、 Scanning lines 6 and the signal line 10 are arranged in a matrix,
走査線6の端及び信号線10の端には接続端子が形成され、走査線6及び信号線10の交差部付近には薄膜電界効果型トランジスタが形成されている。 The end of the end and the signal line 10 of the scanning line 6 connecting terminals are formed, thin film field effect transistor is formed in the vicinity of the intersection of the scanning lines 6 and the signal line 10. 端子部下層金属1、走査線6及びゲート電極7はそれぞれ同一の金属で形成され、端子部上層金属3、信号線10、ソース電極11及びドレイン電極12はそれぞれ同一の金属で形成され、端子部の透明金属4及び画素電極13もそれぞれ同一の金属で形成されている。 Terminal part underlying metal 1, the scanning lines 6 and the gate electrode 7 are respectively formed of the same metal, the terminal portion upper metal 3, the signal line 10, the source electrode 11 and drain electrode 12 are respectively formed of the same metal, the terminal portion transparent metal 4 and the pixel electrodes 13 also are formed of the same metal, respectively.

【0016】本発明の薄膜電界効果型トランジスタ部(図1中のC−C'線の断面)は従来の図7(b)及び図9(b)と構造が同一である。 The thin film field effect transistor of the present invention (C-C 'line cross-section in FIG. 1) are identical in conventional 7 and (b) and FIG. 9 (b) structure. また、外部回路との接続も図7(a)と同様である。 The connection with the external circuit is also similar to FIG. 7 (a). 本実施例では、端子部について説明する。 In this embodiment, it will be described terminal unit. 図1及び図2においてコンタクトホール2は端子部下層金属1上の一部にしか形成せず、また上層金属3はコンタクトホール2を完全に覆うのに必要最小限の大きさとする。 Contact holes 2 in FIGS. 1 and 2 is not only formed on a portion of the terminal part underlying metal 1 and upper metal 3 is the size of the minimum required to cover the complete contact hole 2.

【0017】図2(a)においては上層金属3を先に形成し、透明金属4を後から形成している。 [0017] In FIGS. 2 (a) forming an upper metal 3 above, to form later transparent metal 4. コンタクトホール2においては、上層金属3が段差部分を覆っているので下層金属1と最上層の透明金属4との電気的な接続は確実にできる。 In the contact hole 2, the electrical connection between the lower metal 1 and the transparent metal 4 uppermost since the upper metal 3 covers the step portion can be reliably. さらに、端子部表面は全て透明金属4 Moreover, all the terminal unit surface transparent metal 4
なので、外部回路とも低抵抗で接続できる。 So it with external circuitry connected with low resistance.

【0018】一方、図2(b)においては、透明金属4 Meanwhile, in FIG. 2 (b), the transparent metal 4
を先に形成し、上層金属3を後から形成している。 The formed first, it is formed after the upper metal 3. コンタクトホール2においては上層金属3が段差部分で透明金属4の上から覆っているので下層金属1と透明金属4 Since the upper metal 3 covers from above the transparent metal 4 at the step portion in the contact hole 2 lower metal 1 and the transparent metal 4
との電気的な接続はより確実である。 Electrical connection between is more reliable. また、端子部表面は大部分において透明金属4なので、同様に外部回路とも低抵抗で接続できる。 The terminal unit surface because the transparent metal 4 at most, can be similarly connected with an external circuit with a low resistance. 端子部表面において、上層金属3の面積を透明金属4よりも小さくして、端子部最上層に透明金属4を配置することにより低抵抗な透明金属4 In the terminal portion surface, an area of ​​the upper metal 3 and smaller than the transparent metal 4, a low resistance transparent metal by placing a transparent metal 4 to the terminal portion uppermost 4
の表面を介して外部回路と接続できる。 It can be connected to an external circuit through the surface of the.

【0019】本発明による薄膜電界効果型トランジスタ基板の端子部の他の例の平面図を図3に示す。 [0019] The plan view of another example of the terminal portion of the thin film field effect transistor substrate according to the present invention shown in FIG. 実際の端子部では長さ(図3では左右方向)数ミリメートル、幅(図3では上下方向)数十〜数百ミクロン程度である。 In actual terminal portion is the length (in FIG. 3 the left-right direction) of several millimeters, the width (FIG. 3 in the vertical direction) of several tens to several hundred microns.
透明金属4は上層金属3に比べ固体としては(表面の酸化ではなく)高抵抗なので、低抵抗化のために端子部中央部にもコンタクトホール2と上層金属3を形成している。 Since transparent metal 4 (not the oxidation of the surface) as a solid than in the upper layer metal 3 high resistance, to form a contact hole 2 and the upper layer metal 3 in the terminal portion central portion to lower the resistance. また、コンタクトホールの数を増やすことにより、 Further, by increasing the number of contact holes,
下層金属1と表面の透明金属4との電気的な接続の低抵抗化と信頼性向上をはかっている。 And measure the resistance of the electrical connection with reliability of a transparent metal 4 of the lower metal 1 and the surface. この場合にも、上層金属3の面積は透明金属4の面積よりも小さくして最上層の少なくとも一部を透明金属4とすることにより、外部回路との接続を確実にしている。 Also in this case, by the area of ​​the upper metal 3 is to be at least part of the top layer of transparent metal 4 is made smaller than the area of ​​the transparent metal 4, which ensures the connection with the external circuit.

【0020】本発明による薄膜電界効果型トランジスタ基板の端子部の対向基板への接続部に応用した実施例の平面図を図4に示す。 [0020] The plan view of an example of applying the connection to the counter substrate of the terminal portion of the thin film field effect transistor substrate according to the present invention shown in FIG. また、図4中の対向基板への接続端子部におけるD−D'線の断面図を図5に示す。 Further, FIG. 5 shows a cross-sectional view of line D-D 'in the connection terminal portion to the counter substrate in FIG. 図4 Figure 4
及び図5において、15は外部回路接続端子部(図4上部)と対向基板基板接続端子部(図4下部)との配線、 And 5, 15 wires of the external circuit connection terminal portion (Figure 4 top) opposite substrate board connecting terminal portion (Fig. 4 bottom),
16は金属粒(銀)、17は透明金属からなる対向電極、18は液晶、19は液晶を封じ込めておくためのシール材である。 16 metal particles (silver), the counter electrode 17 is made of a transparent metal, 18 LCD, 19 is a sealing member for keeping the containment of the liquid crystal.

【0021】本実施例における外部回路接続端子部の構造は前述した実施例と同様である。 The structure of the external circuit connection terminal portions in this embodiment is similar to the embodiment described above. 対向基板接続端子部は、この場合も下層電極1の一部(本実施例では四隅) Counter substrate connecting terminal portion, a part of the lower electrode 1 Again (four corners in this embodiment)
の上にコンタクトホール2を形成し、そのコンタクトホール2を覆う上層金属3と、対向基板接続端子部分全体を覆う透明金属から構成される。 Forming a contact hole 2 on the, the upper metal 3 covering the contact holes 2, and a transparent metal covering the entire opposing substrate connecting terminal portion. 図5の断面図に示すように端子部の透明金属は銀の金属粒16を介して対向電極17と電気的に低抵抗で接続される。 Transparent metal terminal portions as shown in the sectional view of FIG. 5 are connected in an electrically low resistance and the counter electrode 17 through the silver metal particles 16.

【0022】前述した実施例においては透明金属をIT [0022] IT transparent metal in the embodiment described above
O(インジウム、錫の酸化物)としたがNESA(錫の酸化物)膜を使用してもよい。 O (indium tin oxide) and the may be used NESA (tin oxide) film. また、金属についてはクロム以外の、アルミニウム,モリブデン,チタン,ニッケル,タンタル等の他の金属でもよい。 Further, other than chromium for metal, aluminum, molybdenum, titanium, nickel, or other metal such as tantalum. さらに、本実施例においてはスイッチング素子としてアモルファスシリコン薄膜電界効果型トランジスタを用いたが、多結晶シリコン薄膜電界効果型トランジスタ等の他のトランジスタを用いてもよい。 Furthermore, although in the present embodiment using an amorphous silicon thin film field effect transistor as the switching element, may use other transistors such as polycrystalline silicon thin film field effect transistor.

【0023】 [0023]

【発明の効果】以上説明したように本発明の端子部を有する薄膜電界効果型トランジスタ基板は、同一のマスクパターンを異なる製造工程において使用できてマスクコストを抑制できるので、実用上有効である。 Thin film field effect transistor substrate having a terminal portion of the present invention described above, according to the present invention is, can suppress the mask cost can be used in different manufacturing steps the same mask pattern, it is practically effective.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】薄膜電界効果型トランジスタ基板の平面図である。 1 is a plan view of a thin film field effect transistor substrate.

【図2】図1の薄膜電界効果型トランジスタ基板の断面図である。 2 is a cross-sectional view of a thin film field effect transistor substrate of FIG.

【図3】薄膜電界効果型トランジスタ基板の端子部の平面図である。 3 is a plan view of the terminal portion of the thin film field effect transistor substrate.

【図4】薄膜電界効果型トランジスタ基板の平面図である。 4 is a plan view of a thin film field effect transistor substrate.

【図5】図4の薄膜電界効果型トランジスタ基板の断面図である。 5 is a cross-sectional view of a thin film field effect transistor substrate of FIG.

【図6】従来の薄膜電界効果型トランジスタ基板の平面図である。 6 is a plan view of a conventional thin film field effect transistor substrate.

【図7】図6の従来の薄膜電界効果型トランジスタ基板の断面図である。 7 is a cross-sectional view of a conventional thin film field effect transistor substrate of FIG.

【図8】従来の薄膜電界効果型トランジスタ基板の平面図である。 8 is a plan view of a conventional thin film field effect transistor substrate.

【図9】図8の従来の薄膜電界効果型トランジスタ基板の断面図である。 9 is a cross-sectional view of a conventional thin film field effect transistor substrate of FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 下層金属 2 コンタクトホール 3 上層金属 4 透明金属 5 絶縁膜 6 走査線 7 ゲート電極 8 アモルファスシリコン 9 燐をドープされたアモルファスシリコン 10 信号線 11 ソース電極 12 ドレイン電極 13 画素電極 14 ガラス基板 15 配線 16 金属粒 17 対向電極 18 液晶 19 シール材 20 ベースフィルム 21 銅箔パターン 22 熱硬化樹脂 1 lower metal second contact hole 3 upper metal 4 transparent metal 5 insulating film 6 scan lines 7 gate electrode 8 amorphous silicon 9 phosphorous doped amorphous silicon 10 signal line 11 Source electrode 12 drain electrode 13 pixel electrode 14 glass substrate 15 wiring 16 metal particles 17 counter electrode 18 liquid crystal 19 sealant 20 base film 21 a copper foil pattern 22 thermosetting resin

Claims (1)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】並列配置された複数の走査線と、並列配置された複数の信号線とが互いに交差して形成され、前記走査線と前記信号線との各交差部付近に薄膜電界効果型トランジスタが形成された薄膜電界効果型トランジスタ基板の周辺部での、少なくとも下層金属、絶縁膜、コンタクトホール、上層金属及び透明金属から構成される接続端子部において、前記コンタクトホールは前記下層金属上の一部の領域にのみ形成され、前記上層金属は前記コンタクトホールを完全に覆い、前記透明金属は少なくとも一部分が最上層として形成されていることを特徴とする薄膜電界効果型トランジスタ基板。 And 1. A plurality of scanning lines arranged in parallel, a plurality of signal lines arranged in parallel are formed to cross each other, thin film field effect near the intersections of the signal lines and the scanning lines transistors in the peripheral portion of the thin film field effect transistor substrate formed, at least the lower metal, an insulating film, a contact hole, the connection terminal portion composed of the upper layer metal and a transparent metal, the contact hole on the lower metal formed on a part of the area only, the upper layer metal completely covers the contact hole, the transparent metal thin film field effect transistor substrate, wherein at least a portion is formed as the uppermost layer.
JP3984092A 1992-02-26 1992-02-26 Thin film field-effect transistor substrate Pending JPH05243333A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3984092A JPH05243333A (en) 1992-02-26 1992-02-26 Thin film field-effect transistor substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3984092A JPH05243333A (en) 1992-02-26 1992-02-26 Thin film field-effect transistor substrate

Publications (1)

Publication Number Publication Date
JPH05243333A true JPH05243333A (en) 1993-09-21

Family

ID=12564164

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3984092A Pending JPH05243333A (en) 1992-02-26 1992-02-26 Thin film field-effect transistor substrate

Country Status (1)

Country Link
JP (1) JPH05243333A (en)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5966589A (en) * 1996-12-18 1999-10-12 Nec Corporation Method of fabricating thin film transistor array
WO2000014600A1 (en) * 1998-09-04 2000-03-16 Matsushita Electric Industrial Co., Ltd. Active matrix liquid crystal device and method for producing the same
US6366331B1 (en) 1999-01-29 2002-04-02 Nec Corporation Active matrix liquid-crystal display device having improved terminal connections
US6897479B2 (en) 1998-08-28 2005-05-24 Fujitsu Display Technologies Corporation ITO film contact structure, TFT substrate and manufacture thereof
USRE39452E1 (en) 1998-08-28 2007-01-02 Fujitsu Limited TFT substrate with low contact resistance and damage resistant terminals
JP2008146068A (en) * 2007-12-06 2008-06-26 Semiconductor Energy Lab Co Ltd Semiconductor device
US7443478B2 (en) 1997-03-27 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Contact structure
JP2008277646A (en) * 2007-05-02 2008-11-13 Epson Imaging Devices Corp Substrate for electrooptical device, mounting structure, and electronic equipment
US7787086B2 (en) 1998-05-19 2010-08-31 Samsung Electronics Co., Ltd. Liquid crystal display having wide viewing angle
JP2011258979A (en) * 2011-08-24 2011-12-22 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2014067057A (en) * 2000-02-22 2014-04-17 Semiconductor Energy Lab Co Ltd Display device
US9041891B2 (en) 1997-05-29 2015-05-26 Samsung Display Co., Ltd. Liquid crystal display having wide viewing angle
US9059216B2 (en) 2000-12-11 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and manufacturing method thereof
JP2017142537A (en) * 2017-05-11 2017-08-17 株式会社半導体エネルギー研究所 Semiconductor device and electronic apparatus
JP2017208573A (en) * 2008-09-19 2017-11-24 株式会社半導体エネルギー研究所 Display device

Cited By (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5966589A (en) * 1996-12-18 1999-10-12 Nec Corporation Method of fabricating thin film transistor array
US9217901B2 (en) 1997-03-27 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Contact structure
US7616273B2 (en) 1997-03-27 2009-11-10 Semiconductor Energy Laboratory Co., Ltd. Contact structure
US8908138B2 (en) 1997-03-27 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Contact structure
US7561242B2 (en) 1997-03-27 2009-07-14 Semiconductor Energy Laboratory Co., Ltd. Contact structure
US7443478B2 (en) 1997-03-27 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Contact structure
US7760316B2 (en) 1997-03-27 2010-07-20 Semiconductor Energy Laboratory Co., Ltd. Contact structure
US7697102B2 (en) 1997-03-27 2010-04-13 Semiconductor Energy Laboratory Co., Ltd Contact structure
US9041891B2 (en) 1997-05-29 2015-05-26 Samsung Display Co., Ltd. Liquid crystal display having wide viewing angle
US8400598B2 (en) 1998-05-19 2013-03-19 Samsung Display Co., Ltd. Liquid crystal display having wide viewing angle
US7787086B2 (en) 1998-05-19 2010-08-31 Samsung Electronics Co., Ltd. Liquid crystal display having wide viewing angle
US8711309B2 (en) 1998-05-19 2014-04-29 Samsung Display Co., Ltd. Liquid crystal display having wide viewing angle
US8054430B2 (en) 1998-05-19 2011-11-08 Samsung Electronics Co., Ltd. Liquid crystal display having wide viewing angle
US7787087B2 (en) 1998-05-19 2010-08-31 Samsung Electronics Co., Ltd. Liquid crystal display having wide viewing angle
US6897479B2 (en) 1998-08-28 2005-05-24 Fujitsu Display Technologies Corporation ITO film contact structure, TFT substrate and manufacture thereof
USRE39452E1 (en) 1998-08-28 2007-01-02 Fujitsu Limited TFT substrate with low contact resistance and damage resistant terminals
US7034335B2 (en) 1998-08-28 2006-04-25 Fujitsu Limited ITO film contact structure, TFT substrate and manufacture thereof
WO2000014600A1 (en) * 1998-09-04 2000-03-16 Matsushita Electric Industrial Co., Ltd. Active matrix liquid crystal device and method for producing the same
US6608663B2 (en) 1999-01-29 2003-08-19 Nec Lcd Technologies, Ltd. Active matrix liquid-crystal display device having improved terminal connections
US6366331B1 (en) 1999-01-29 2002-04-02 Nec Corporation Active matrix liquid-crystal display device having improved terminal connections
JP2014067057A (en) * 2000-02-22 2014-04-17 Semiconductor Energy Lab Co Ltd Display device
US9318610B2 (en) 2000-02-22 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US9869907B2 (en) 2000-02-22 2018-01-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US9666601B2 (en) 2000-12-11 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and manufacturing method thereof
US9059216B2 (en) 2000-12-11 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and manufacturing method thereof
JP2008277646A (en) * 2007-05-02 2008-11-13 Epson Imaging Devices Corp Substrate for electrooptical device, mounting structure, and electronic equipment
JP2008146068A (en) * 2007-12-06 2008-06-26 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2017208573A (en) * 2008-09-19 2017-11-24 株式会社半導体エネルギー研究所 Display device
US10032796B2 (en) 2008-09-19 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2011258979A (en) * 2011-08-24 2011-12-22 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2017142537A (en) * 2017-05-11 2017-08-17 株式会社半導体エネルギー研究所 Semiconductor device and electronic apparatus

Similar Documents

Publication Publication Date Title
JP4940368B2 (en) Semiconductor device
JP4180575B2 (en) Method of manufacturing a liquid crystal display device and a liquid crystal display device
JP4733045B2 (en) The liquid crystal display device having a touch screen function
JP5066335B2 (en) Built-in display device a sensing element
US6614500B2 (en) Liquid crystal display having a dummy source pad and method for manufacturing the same
US5162901A (en) Active-matrix display device with added capacitance electrode wire and secondary wire connected thereto
JP2616160B2 (en) Thin film field effect transistor array
EP0318224B1 (en) An active matrix substrate for liquid crystal display
US20070164286A1 (en) Liquid crystal display, thin film transistor array panel therefor, and manufacturing method thereof
US5982467A (en) Method of manufacturing liquid crystal display including active panel
JP4619997B2 (en) The liquid crystal display device and a method of manufacturing the same
JP4831716B2 (en) Active matrix liquid crystal display device
EP0661581B1 (en) Active matrix type liquid crystal display apparatus
US6078366A (en) Array substrate comprising semiconductor contact layers having same outline as signal lines
JP4354542B2 (en) The liquid crystal display device and manufacturing method thereof
JP3717078B2 (en) Production method and a liquid crystal display device of a liquid crystal display device
US6876355B1 (en) Touch screen structure to prevent image distortion
JP3276557B2 (en) The liquid crystal display device
CN1174274C (en) Electric-optical device, its making method and electronic equipment
US7411216B2 (en) Thin film array panel and manufacturing method thereof
US6462800B1 (en) Electrode contact structure for a liquid crystal display device and manufacturing method thereof
US5231039A (en) Method of fabricating a liquid crystal display device
KR100382409B1 (en) A liquid crystal display having a pixel capacitance of the high
JP4050017B2 (en) Etc. resistance wiring liquid crystal display device
JP4402197B2 (en) Active matrix display device