JP2695462B2 - 結晶性半導体膜及びその形成方法 - Google Patents
結晶性半導体膜及びその形成方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、結晶性半導体膜及びその形成方法に係り、
特に、複数の半導体膜の結晶粒の位置を制御して比較的
低温で形成し、隣接する結晶粒どうしの接した部分に形
成される粒界の位置、及び該結晶粒の大きさが制御され
た結晶性半導体膜、及び、その形成方法に関する。
特に、複数の半導体膜の結晶粒の位置を制御して比較的
低温で形成し、隣接する結晶粒どうしの接した部分に形
成される粒界の位置、及び該結晶粒の大きさが制御され
た結晶性半導体膜、及び、その形成方法に関する。
本発明は、例えば、半導体集積回路等の電子素子、光
素子等に利用される結晶性半導体膜に適用される。
素子等に利用される結晶性半導体膜に適用される。
［従来の技術と発明が解決しようとする課題］ 絶縁物基板等の基体上に半導体単結晶を成長させるSO
I技術の分野におけるひとつの方法として、表面材料間
の核形成密度の差による選択核形成に基づいた気相成長
法が提案されている（T.Yonehara et a.（1987）Extend
ed Abstracts of the 19th SSDM.191,Appl.Phys.Lett.5
2（1988）1231）。この結晶形成方法を第４図を用いて
説明する。まず第４図（ａ）に示すように核形成密度の
小さい表面22をもつ下地材料21上に、表面22よりも核形
成密度の大きい表面をもつ領域23を一定の直径、一定の
間隔で配する。この基体に気相における所定の結晶形成
処理を施すなら、領域23の表面にのみ堆積物の結晶核24
が発生し表面22の上には発生しない（第４図（ｂ））。
そこで領域23の表面を核形成面、表面22を非核形成面と
呼ぶことにする。核形成面23に発生した核から成長した
結晶体24をさらに成長させれば結晶粒25となり、さらに
核形成面23の領域を越えて非核形成面22の上にまで成長
させるなら、やがて隣の核形成面23′から成長してきた
結晶粒25′と接して粒界26が形成される（第４図
（ｃ））。従来この結晶形成方法においては、核形成面
23に非晶質Si3N4、非核形成面22にSiO2を用い、CVD法に
よってSi結晶粒を複数個形成した例（上記文献参照）が
報告されている。
I技術の分野におけるひとつの方法として、表面材料間
の核形成密度の差による選択核形成に基づいた気相成長
法が提案されている（T.Yonehara et a.（1987）Extend
ed Abstracts of the 19th SSDM.191,Appl.Phys.Lett.5
2（1988）1231）。この結晶形成方法を第４図を用いて
説明する。まず第４図（ａ）に示すように核形成密度の
小さい表面22をもつ下地材料21上に、表面22よりも核形
成密度の大きい表面をもつ領域23を一定の直径、一定の
間隔で配する。この基体に気相における所定の結晶形成
処理を施すなら、領域23の表面にのみ堆積物の結晶核24
が発生し表面22の上には発生しない（第４図（ｂ））。
そこで領域23の表面を核形成面、表面22を非核形成面と
呼ぶことにする。核形成面23に発生した核から成長した
結晶体24をさらに成長させれば結晶粒25となり、さらに
核形成面23の領域を越えて非核形成面22の上にまで成長
させるなら、やがて隣の核形成面23′から成長してきた
結晶粒25′と接して粒界26が形成される（第４図
（ｃ））。従来この結晶形成方法においては、核形成面
23に非晶質Si3N4、非核形成面22にSiO2を用い、CVD法に
よってSi結晶粒を複数個形成した例（上記文献参照）が
報告されている。
しかしながら、これらの単結晶をその形成位置を制御
して形成する結晶形成法により、結晶粒を形成する際
に、前記従来例におけるCVD法のような気相の結晶成長
方法を用いた場合、以下に示すような問題が生じるた
め、半導体集積回路、或は、その他の素子の形成に著し
い困難をきたす。
して形成する結晶形成法により、結晶粒を形成する際
に、前記従来例におけるCVD法のような気相の結晶成長
方法を用いた場合、以下に示すような問題が生じるた
め、半導体集積回路、或は、その他の素子の形成に著し
い困難をきたす。
第一に、CVD法等の気相結晶成長法により、非晶質材
料表面上に発生させた結晶核を種結晶として結晶成長を
行なうと、基板上方の半空間では成長を妨げるものがな
くまた比較的平衡状態に近い成長モードであることか
ら、結晶粒は粒状のほぼ等方的な成長をする。また平衡
状態に近いので、成長した結晶の外形が特定の結晶面か
らなるファセットで囲まれた晶癖を持つようにもなる。
その結果粒径の大きな結晶粒群を形成した場合、膜厚が
不必要に厚くなるばかりか、その表面には大きな凹凸が
生じてしまう。そのような結晶上にそのままMOSトラン
ジスタ、ダイオードなどの素子を形成することは困難で
ある。したがって素子を形成するためには、上述の結晶
形成処理に加えて、さらに、エッチング、或は、ポリッ
シング等の平坦化工程によって前記結晶粒上部の大半を
削り、平坦な上面を形成する必要があり、工程増のの問
題、結晶形成処理時間および平坦工程に伴う結晶原料の
損失という問題があった。しかも、前記平坦化工程に要
する技術は、大面積の膜厚のとくに超薄膜領域における
制御性と表面の平坦性の確保、という２点において未だ
技術的に確立していない。
料表面上に発生させた結晶核を種結晶として結晶成長を
行なうと、基板上方の半空間では成長を妨げるものがな
くまた比較的平衡状態に近い成長モードであることか
ら、結晶粒は粒状のほぼ等方的な成長をする。また平衡
状態に近いので、成長した結晶の外形が特定の結晶面か
らなるファセットで囲まれた晶癖を持つようにもなる。
その結果粒径の大きな結晶粒群を形成した場合、膜厚が
不必要に厚くなるばかりか、その表面には大きな凹凸が
生じてしまう。そのような結晶上にそのままMOSトラン
ジスタ、ダイオードなどの素子を形成することは困難で
ある。したがって素子を形成するためには、上述の結晶
形成処理に加えて、さらに、エッチング、或は、ポリッ
シング等の平坦化工程によって前記結晶粒上部の大半を
削り、平坦な上面を形成する必要があり、工程増のの問
題、結晶形成処理時間および平坦工程に伴う結晶原料の
損失という問題があった。しかも、前記平坦化工程に要
する技術は、大面積の膜厚のとくに超薄膜領域における
制御性と表面の平坦性の確保、という２点において未だ
技術的に確立していない。
一方、近年、非晶質絶縁物基板等の基板上に、Si等の
非晶質半導体薄膜を数百から数千Å程度堆積し、例えば
N2中600℃程度で固相熱アニールすることにより、前記
非晶質半導体薄膜が結晶化し、最大粒径が５μｍ程度の
多結晶薄膜になるという結晶形成方法が報告された（T.
Noguchi,H.Hayashi,H.Ohshima,Polysilicon and Interf
aces,Boston,1987,Mater,Res.Soc.Symp.Proc.vol.106
（Elsevier Science Publishing,New York1988）p.29
3）。この方法により得られる結晶の表面は、平坦なま
まであるので、表面を平坦化処理することなく、該多結
晶薄膜上にMOSトランジスタやダイオードのような素子
を形成することが可能である。しかしながら該結晶形成
方法においては、結晶粒径こそ通常のLPCVD法による多
結晶シリコン等に比べ大きいものの、結晶粒界の位置が
制御されていない。なぜならこの場合、非晶質の結晶化
はアニールによって非晶質中にランダムに発生した結晶
核の固相エピタキシャル成長に基いているため、粒界の
位置もまたランダムに形成されるからである。したがっ
て結晶粒の平均粒径が単に大きいだけでは以下に示すよ
うな問題点が生じる。例えば、MOSトランジスタにおい
ては、ゲートの大きさが結晶粒径と同程度、或は、それ
以上になるために、ゲート部分には粒界が含まれない
か、１個、或は、複数個含まれるからである。これらの
粒界が含まれない領域と、或は、含まれても１つと２つ
の領域では、電気的特性は大きく変化する。そのために
MOSトランジスタ等の素子においては、素子間の特性に
大きなばらつきが生じ、集積回路等を形成する場合、著
しい障害となっていた。
非晶質半導体薄膜を数百から数千Å程度堆積し、例えば
N2中600℃程度で固相熱アニールすることにより、前記
非晶質半導体薄膜が結晶化し、最大粒径が５μｍ程度の
多結晶薄膜になるという結晶形成方法が報告された（T.
Noguchi,H.Hayashi,H.Ohshima,Polysilicon and Interf
aces,Boston,1987,Mater,Res.Soc.Symp.Proc.vol.106
（Elsevier Science Publishing,New York1988）p.29
3）。この方法により得られる結晶の表面は、平坦なま
まであるので、表面を平坦化処理することなく、該多結
晶薄膜上にMOSトランジスタやダイオードのような素子
を形成することが可能である。しかしながら該結晶形成
方法においては、結晶粒径こそ通常のLPCVD法による多
結晶シリコン等に比べ大きいものの、結晶粒界の位置が
制御されていない。なぜならこの場合、非晶質の結晶化
はアニールによって非晶質中にランダムに発生した結晶
核の固相エピタキシャル成長に基いているため、粒界の
位置もまたランダムに形成されるからである。したがっ
て結晶粒の平均粒径が単に大きいだけでは以下に示すよ
うな問題点が生じる。例えば、MOSトランジスタにおい
ては、ゲートの大きさが結晶粒径と同程度、或は、それ
以上になるために、ゲート部分には粒界が含まれない
か、１個、或は、複数個含まれるからである。これらの
粒界が含まれない領域と、或は、含まれても１つと２つ
の領域では、電気的特性は大きく変化する。そのために
MOSトランジスタ等の素子においては、素子間の特性に
大きなばらつきが生じ、集積回路等を形成する場合、著
しい障害となっていた。
上記の固相再結晶化による大粒径の多結晶薄膜におけ
る問題点のうち、粒径のばらつきを抑制する方法につい
ては特開昭58−56406号に提案されている。その方法を
第５図を用いて説明する。まず第５図（ａ）に示すよう
に非晶質基板31上に形成した非晶質半導体薄膜32の表面
に、他の材料からなる薄膜小片33を周期的に設けて、こ
の基板全体を通常の加熱炉でアニールする。すると非晶
質半導体薄膜32中で、薄膜小片33の周辺と接する箇所か
ら優先的に発生した核から成長した結晶体34が形成され
る。そこでこの複数の結晶体をさらに成長させると、非
晶質半導体薄膜32は全域にわたって結晶化し、第５図
（ｂ）に示すような大粒径の結晶粒群35からなる薄膜多
結晶が得られる。特開昭58−56406号によれば、この方
法ではさきに示した従来法と比較して粒径のばらつきを
1/3程度まで低減できるという。
る問題点のうち、粒径のばらつきを抑制する方法につい
ては特開昭58−56406号に提案されている。その方法を
第５図を用いて説明する。まず第５図（ａ）に示すよう
に非晶質基板31上に形成した非晶質半導体薄膜32の表面
に、他の材料からなる薄膜小片33を周期的に設けて、こ
の基板全体を通常の加熱炉でアニールする。すると非晶
質半導体薄膜32中で、薄膜小片33の周辺と接する箇所か
ら優先的に発生した核から成長した結晶体34が形成され
る。そこでこの複数の結晶体をさらに成長させると、非
晶質半導体薄膜32は全域にわたって結晶化し、第５図
（ｂ）に示すような大粒径の結晶粒群35からなる薄膜多
結晶が得られる。特開昭58−56406号によれば、この方
法ではさきに示した従来法と比較して粒径のばらつきを
1/3程度まで低減できるという。
しかしながら、それでもまだ不十分である。例えば薄
膜小片33を10μｍ間隔の格子点状に配した場合、粒径の
ばらつきは３μｍから８μｍの範囲に収められるに過ぎ
ない。更に結晶粒界の位置に到っては、殆ど制御されて
いないのが実状である。その理由は、非晶質半導体薄膜
32中と薄膜小片33の周辺部が接する部分における弾性エ
ネルギーの局在の効果によって、薄膜小片33の周辺に優
先的な核形成が生じるために、周辺にそって複数個の核
が発生し、かつその数を制御することが困難であるから
である。
膜小片33を10μｍ間隔の格子点状に配した場合、粒径の
ばらつきは３μｍから８μｍの範囲に収められるに過ぎ
ない。更に結晶粒界の位置に到っては、殆ど制御されて
いないのが実状である。その理由は、非晶質半導体薄膜
32中と薄膜小片33の周辺部が接する部分における弾性エ
ネルギーの局在の効果によって、薄膜小片33の周辺に優
先的な核形成が生じるために、周辺にそって複数個の核
が発生し、かつその数を制御することが困難であるから
である。
従って、本発明の目的は、表面が平坦でしかも結晶粒
界の位置が制御された結晶性半導体膜及びその形成方法
を提供することにある。
界の位置が制御された結晶性半導体膜及びその形成方法
を提供することにある。
［課題を解決するための手段］ 本発明に従って、非晶質半導体膜の微細な一部の領域
を、結晶核が発生する温度以上で、且つ、前記非晶質半
導体膜の融点未満の温度でアニールすることによって、
前記領域に固相結晶化による結晶核を形成し、更に前記
領域の周囲の非晶質半導体膜を結晶核が発生する温度よ
りも低い温度でアニールすることによって、前記領域に
形成された結晶核を起点として非晶質半導体膜を固相結
晶化することを特徴とする結晶性半導体膜の形成方法及
び該方法により得られた結晶性半導体膜が提供される。
を、結晶核が発生する温度以上で、且つ、前記非晶質半
導体膜の融点未満の温度でアニールすることによって、
前記領域に固相結晶化による結晶核を形成し、更に前記
領域の周囲の非晶質半導体膜を結晶核が発生する温度よ
りも低い温度でアニールすることによって、前記領域に
形成された結晶核を起点として非晶質半導体膜を固相結
晶化することを特徴とする結晶性半導体膜の形成方法及
び該方法により得られた結晶性半導体膜が提供される。
以下に、本発明による結晶性半導体膜の形成方法を第
１図を用いて説明する。
１図を用いて説明する。
まず、第１図（ａ）に示すように下地材料１の上に非
晶質半導体薄膜２を形成する。
晶質半導体薄膜２を形成する。
次に後述の実施例に具体的に記すような方法によっ
て、これをアニールした場合に第１図（ｂ）に示す核形
成領域３の温度が非核形成領域４の温度よりも高くなる
ように、核形成領域３に対応する箇所に例えばランプ光
やエネルギー線等の照射を受けた際発熱効率のよい材
料、例えば酸化タングステン、窒化珪素等の微小体を配
することにより、薄膜２の面内に温度分布５［第１図
（ｃ）］を持たせて、アニール行う。
て、これをアニールした場合に第１図（ｂ）に示す核形
成領域３の温度が非核形成領域４の温度よりも高くなる
ように、核形成領域３に対応する箇所に例えばランプ光
やエネルギー線等の照射を受けた際発熱効率のよい材
料、例えば酸化タングステン、窒化珪素等の微小体を配
することにより、薄膜２の面内に温度分布５［第１図
（ｃ）］を持たせて、アニール行う。
すると一般に、非晶質の固相結晶化の初期過程におい
てアニールを開始してから最初の結晶核が発生するまで
の潜伏時間（incubation time）はアニール温度が高い
ほど短く、かつその後の核形成頻度（nucleation rat
e）もアニール温度が高いほど大きいので、適切な温度
分布５を与えてやれば、核形成領域３にのみ優先的に結
晶核を発生させることができる［第１図（ｄ）］。
てアニールを開始してから最初の結晶核が発生するまで
の潜伏時間（incubation time）はアニール温度が高い
ほど短く、かつその後の核形成頻度（nucleation rat
e）もアニール温度が高いほど大きいので、適切な温度
分布５を与えてやれば、核形成領域３にのみ優先的に結
晶核を発生させることができる［第１図（ｄ）］。
さらに核形成領域３が十分微細であれば、そこに形成
される結晶核から成長した結晶体６をひとつだけに選択
することが可能である。
される結晶核から成長した結晶体６をひとつだけに選択
することが可能である。
そして非核形成領域４の温度が、結晶核の発生には低
過ぎるが固相エピタキシャル成長には十分であれば、核
形成領域３に形成された結晶核から成長した結晶体６は
自身を種結晶とした固相エピタキシャル成長によって、
未だ非晶質状態を保っている非核形成領域４中を横方向
に成長し結晶粒７となる［第１図（ｅ）］。
過ぎるが固相エピタキシャル成長には十分であれば、核
形成領域３に形成された結晶核から成長した結晶体６は
自身を種結晶とした固相エピタキシャル成長によって、
未だ非晶質状態を保っている非核形成領域４中を横方向
に成長し結晶粒７となる［第１図（ｅ）］。
さらに成長を続けると、やがては隣接する核形成領域
３′に形成された結晶核より成長した結晶体６′を種結
晶として成長してきた結晶粒７′と接してそれらの中間
に粒界８をなすに至る［第１図（ｆ）］。
３′に形成された結晶核より成長した結晶体６′を種結
晶として成長してきた結晶粒７′と接してそれらの中間
に粒界８をなすに至る［第１図（ｆ）］。
さて以上の結晶性半導体膜の形成過程において、下地
材料１の表面上に非晶質半導体薄膜２を形成する工程
と、基体全体を加熱する方法は通常の装置と工程によっ
て容易に遂行できるものである。例えば前者について言
えば、LPCVD法によって基体上に堆積した多結晶薄膜をS
i等のイオン注入によって非晶質化してもよいし、或は
電子ビーム蒸着等によって初めから非晶質半導体薄膜を
形成してもよい。そこで本発明にとって重要な点はアニ
ールの過程で、いかに非晶質半導体薄膜２の面内に所望
の温度分布を持たせるかにあると言える。以下にそれを
実現する方法について説明する。
材料１の表面上に非晶質半導体薄膜２を形成する工程
と、基体全体を加熱する方法は通常の装置と工程によっ
て容易に遂行できるものである。例えば前者について言
えば、LPCVD法によって基体上に堆積した多結晶薄膜をS
i等のイオン注入によって非晶質化してもよいし、或は
電子ビーム蒸着等によって初めから非晶質半導体薄膜を
形成してもよい。そこで本発明にとって重要な点はアニ
ールの過程で、いかに非晶質半導体薄膜２の面内に所望
の温度分布を持たせるかにあると言える。以下にそれを
実現する方法について説明する。
本発明による、非晶質半導体薄膜２の面内に温度分布
を持たせながらアニールする方法は２種類に大別でき
る。
を持たせながらアニールする方法は２種類に大別でき
る。
第１の方法は、非晶質半導体薄膜２の表面に可視光か
ら赤外光にかけての電磁波に対して反射率或は吸収率の
異なる領域を形成し、その上方からランプ加熱によって
全面をアニールする方法である。これを第２図を用いて
説明する。
ら赤外光にかけての電磁波に対して反射率或は吸収率の
異なる領域を形成し、その上方からランプ加熱によって
全面をアニールする方法である。これを第２図を用いて
説明する。
まず非晶質半導体薄膜２の表面上の全面に例えばシリ
コン等の薄膜層９を設け、さらにその上に部分的に例え
ばWO3、Si3N4等の薄膜層10を形成する。ここで加熱に用
いるランプの光に対する反射率が、薄膜層10表面よりも
薄膜層９の表面のほうが高いか、或は吸収率が薄膜層10
よりも薄膜層９のほうが低ければ、ランプ照射によって
薄膜層10直下の領域３の温度は、薄膜層10のない薄膜層
９直下の領域４のそれよりも高くなる。したがってこの
ために生じる面内の温度分布が前述の条件を満たしてい
れば領域３が核形成領域となり、一方領域４は非核形成
領域となる。薄膜層９、10の反射率或は吸収率の関係が
上述の例と逆の場合は、領域３、４の関係もまた逆転す
ることは言うまでもない。
コン等の薄膜層９を設け、さらにその上に部分的に例え
ばWO3、Si3N4等の薄膜層10を形成する。ここで加熱に用
いるランプの光に対する反射率が、薄膜層10表面よりも
薄膜層９の表面のほうが高いか、或は吸収率が薄膜層10
よりも薄膜層９のほうが低ければ、ランプ照射によって
薄膜層10直下の領域３の温度は、薄膜層10のない薄膜層
９直下の領域４のそれよりも高くなる。したがってこの
ために生じる面内の温度分布が前述の条件を満たしてい
れば領域３が核形成領域となり、一方領域４は非核形成
領域となる。薄膜層９、10の反射率或は吸収率の関係が
上述の例と逆の場合は、領域３、４の関係もまた逆転す
ることは言うまでもない。
このような表面面内で反射率、吸収率に分布を持たせ
ることによって温度分布を与える方法は、溶融再結晶法
によるSOI技術の分野でレーザーアニールの例（J.P.Col
inge,et al.,Appl.Phys.Lett.,41,34（1982））や、線
状ヒーターによるゾーン溶融再結晶法（M.W.Geis et a
l.,J.Electrochem.Soc.,130,No.5（1983）1178）におい
て、結晶欠陥の制御方法に適用した例が報告されてい
る。また本発明の方法では、薄膜層９の存在によって薄
膜層10の周辺の影響を避けることができるために、膜中
面内の温度分析の効果だけで核形成の位置制御が可能で
ある。したがって、領域３と領域４の温度差を薄膜層
９、10の材料や膜厚の選択によって制御したり、領域３
の面積を最適化することによって領域３に形成される結
晶体をひとつに制限できるのである。
ることによって温度分布を与える方法は、溶融再結晶法
によるSOI技術の分野でレーザーアニールの例（J.P.Col
inge,et al.,Appl.Phys.Lett.,41,34（1982））や、線
状ヒーターによるゾーン溶融再結晶法（M.W.Geis et a
l.,J.Electrochem.Soc.,130,No.5（1983）1178）におい
て、結晶欠陥の制御方法に適用した例が報告されてい
る。また本発明の方法では、薄膜層９の存在によって薄
膜層10の周辺の影響を避けることができるために、膜中
面内の温度分析の効果だけで核形成の位置制御が可能で
ある。したがって、領域３と領域４の温度差を薄膜層
９、10の材料や膜厚の選択によって制御したり、領域３
の面積を最適化することによって領域３に形成される結
晶体をひとつに制限できるのである。
前記領域３の面積としては、16μm2以下が好ましく、
より好ましくは４μm2以下、最適には１μm2以下が望ま
しい。
より好ましくは４μm2以下、最適には１μm2以下が望ま
しい。
第２の方法は、通常のアニール工程を行うと同時に非
晶質半導体薄膜２の表面にその上方から局所的にエネル
ギー線を照射し、面内に所望の温度分布を与えるもので
ある。これを第３図を用いて説明する。
晶質半導体薄膜２の表面にその上方から局所的にエネル
ギー線を照射し、面内に所望の温度分布を与えるもので
ある。これを第３図を用いて説明する。
まず非晶質半導体薄膜２を通常の加熱工程によってア
ニールすると同時に、第３図に示す如く、それが照射さ
れた領域で更に昇温するようなエネルギー線11を、表面
上方から照射する。これによりエネルギー線11が照射さ
れた領域３とそれ以外の領域４の温度が前述の条件を満
たしていれば、領域３が核形成領域となり、一方領域４
は非核形成領域となる。ここでエネルギー線11はレーザ
ーのような電磁波であってもよいし、真空中でアニール
できるなら電子ビームを用いることも可能である。ただ
しこの場合、レーザーアニールや電子ビームアニールに
よる溶融再結晶法と比べて、遥かに小さいエネルギーで
良いことと照射すべき面積がより小さいことが特徴的で
ある。したがって従来問題とされているスループットの
低さは、本発明による法とは無縁である。
ニールすると同時に、第３図に示す如く、それが照射さ
れた領域で更に昇温するようなエネルギー線11を、表面
上方から照射する。これによりエネルギー線11が照射さ
れた領域３とそれ以外の領域４の温度が前述の条件を満
たしていれば、領域３が核形成領域となり、一方領域４
は非核形成領域となる。ここでエネルギー線11はレーザ
ーのような電磁波であってもよいし、真空中でアニール
できるなら電子ビームを用いることも可能である。ただ
しこの場合、レーザーアニールや電子ビームアニールに
よる溶融再結晶法と比べて、遥かに小さいエネルギーで
良いことと照射すべき面積がより小さいことが特徴的で
ある。したがって従来問題とされているスループットの
低さは、本発明による法とは無縁である。
またこの方法では、エネルギー線11の照射はアニール
工程を通じて継続させる必要は無く、核形成領域３で結
晶核が発生すれば、最早照射を打ち切っても良い。
工程を通じて継続させる必要は無く、核形成領域３で結
晶核が発生すれば、最早照射を打ち切っても良い。
［実施例］ 以下に本発明による結晶性半導体薄膜の形成方法のSi
における実施例を、非晶質半導体薄膜の形成工程とアニ
ール工程に分けて説明する。
における実施例を、非晶質半導体薄膜の形成工程とアニ
ール工程に分けて説明する。
（１）下地材料上への非晶質Si薄膜の形成 下地材料としては４インチの溶融石英基板を用い、そ
の表面にまず通常のLP−CVD法で基板温度を610℃として
多結晶Si膜を1000Å堆積した。次いでこれにエネルギー
50kev、ドーズ量１×1016cm-2でSiイオン注入したとこ
ろ、多結晶Si膜は完全に非晶質化した。
の表面にまず通常のLP−CVD法で基板温度を610℃として
多結晶Si膜を1000Å堆積した。次いでこれにエネルギー
50kev、ドーズ量１×1016cm-2でSiイオン注入したとこ
ろ、多結晶Si膜は完全に非晶質化した。
（２）アニール工程 上記の如く形成した石英基板上の非晶質Si薄膜をアニ
ールする工程は、実施態様に示した２種類の方法で行な
った。それぞれの例を分けて説明する。
ールする工程は、実施態様に示した２種類の方法で行な
った。それぞれの例を分けて説明する。
１）非晶質薄膜の表面の面内に反射率・吸収率の分布
を与えてランプ加熱した場合 まず（１）の工程で形成した石英基板上の非晶質Si膜
の表面に、基板温度を350℃に保って通常の常圧CVD法
で、SiO2膜を100Å堆積した。次いで基板温度400℃で通
常のプラズマCVD法によって、SiO2膜の表面上に更にSi3
N4膜を600Å堆積した。そしてこのSiN2膜だけを、CF4と
O2を導入したRIE法による通常のフォトリソグラフィー
工程によってパターンニングし、10μｍ間隔の格子点状
に２μｍ角の面積でSi3N4膜を残してSiO2膜表面を露出
させた。
を与えてランプ加熱した場合 まず（１）の工程で形成した石英基板上の非晶質Si膜
の表面に、基板温度を350℃に保って通常の常圧CVD法
で、SiO2膜を100Å堆積した。次いで基板温度400℃で通
常のプラズマCVD法によって、SiO2膜の表面上に更にSi3
N4膜を600Å堆積した。そしてこのSiN2膜だけを、CF4と
O2を導入したRIE法による通常のフォトリソグラフィー
工程によってパターンニングし、10μｍ間隔の格子点状
に２μｍ角の面積でSi3N4膜を残してSiO2膜表面を露出
させた。
この場合残留した膜厚600Å、面積２μｍ角のSi3N4膜
が輻射に対して低反射率の高吸収体となるために、その
直下の非晶質Si領域が核形成領域となる。
が輻射に対して低反射率の高吸収体となるために、その
直下の非晶質Si領域が核形成領域となる。
次にこの基板を、ゴールドイメージ炉を用いた輻射加
熱によってN2雰囲気中でアニールした。但し基板裏面か
らの輻射による加熱を避けるために、基板下方に断熱シ
ールを設けた。そして基板温度は全体で580℃となるよ
うにした。この場合Si3N4膜直下ではそれよりも20℃か
ら30℃ほど高い温度になっている。この条件でのアニー
ルを120時間ほど続けたところ、非晶質Si膜はほぼ完全
に結晶化した。そしてその結晶化したSi薄膜を透過電子
顕微鏡で上面及び断面から観察したところ、Si薄膜上層
に形成したSi3N4膜の辺りを中心にして平均粒径約10μ
ｍの領域が一つの結晶粒となっており、結晶粒界は隣接
するSi3N4膜のほぼ中間に形成されていることが分っ
た。そのために、粒径のばらつきは10μｍを中心に±１
μｍの範囲に抑えられた。
熱によってN2雰囲気中でアニールした。但し基板裏面か
らの輻射による加熱を避けるために、基板下方に断熱シ
ールを設けた。そして基板温度は全体で580℃となるよ
うにした。この場合Si3N4膜直下ではそれよりも20℃か
ら30℃ほど高い温度になっている。この条件でのアニー
ルを120時間ほど続けたところ、非晶質Si膜はほぼ完全
に結晶化した。そしてその結晶化したSi薄膜を透過電子
顕微鏡で上面及び断面から観察したところ、Si薄膜上層
に形成したSi3N4膜の辺りを中心にして平均粒径約10μ
ｍの領域が一つの結晶粒となっており、結晶粒界は隣接
するSi3N4膜のほぼ中間に形成されていることが分っ
た。そのために、粒径のばらつきは10μｍを中心に±１
μｍの範囲に抑えられた。
２）エネルギービームの走査で非晶質Si膜を局所的に
加熱した場合 （１）の工程で石英基板上に形成した非晶質Si膜を、
通常の輻射加熱に加えて基板表面に真空中で電子ビーム
を照射できるような機構を備えたゴールドイメージ炉で
アニールした。輻射加熱による基板温度は580℃に設定
した。そしてそれと同時に非晶質Si膜表面に直径約２μ
ｍに集束させた電子ビームを10μｍ間隔の格子点状に照
射した。電子ビームの集束エネルギー密度は約2mW/cm2
でありまたその照射は、1000×1000個の格子点を約１秒
で走査することによって行なったことから、照射領域の
温度は更に20℃ほど高かった。
加熱した場合 （１）の工程で石英基板上に形成した非晶質Si膜を、
通常の輻射加熱に加えて基板表面に真空中で電子ビーム
を照射できるような機構を備えたゴールドイメージ炉で
アニールした。輻射加熱による基板温度は580℃に設定
した。そしてそれと同時に非晶質Si膜表面に直径約２μ
ｍに集束させた電子ビームを10μｍ間隔の格子点状に照
射した。電子ビームの集束エネルギー密度は約2mW/cm2
でありまたその照射は、1000×1000個の格子点を約１秒
で走査することによって行なったことから、照射領域の
温度は更に20℃ほど高かった。
このようにアニールを100時間ほど続けたところ、
１）の例で示したのと同様なSi結晶薄膜が得られた。
１）の例で示したのと同様なSi結晶薄膜が得られた。
［発明の効果］ 本発明による結晶性半導体膜の形成方法は、固相の非
晶質中における結晶核形成過程の温度依存性を利用し、
面内に温度分布を持たせた非晶質半導体薄膜をアニール
することによって、面内の特定の位置だけに人為的に単
一の結晶体を優先形成し、更にそれらを周囲まで横方向
固相エピタキシャル成長させることによって、研磨等の
工程を要さずとも成長したままで平坦であり、かつ粒界
位置と粒径の制御された結晶粒群からなる結晶性半導体
膜を形成する方法を提供するものである。
晶質中における結晶核形成過程の温度依存性を利用し、
面内に温度分布を持たせた非晶質半導体薄膜をアニール
することによって、面内の特定の位置だけに人為的に単
一の結晶体を優先形成し、更にそれらを周囲まで横方向
固相エピタキシャル成長させることによって、研磨等の
工程を要さずとも成長したままで平坦であり、かつ粒界
位置と粒径の制御された結晶粒群からなる結晶性半導体
膜を形成する方法を提供するものである。
本発明による結晶性半導体膜の形成方法は、研磨等の
工程を要さずとも成長したままで平坦な結晶膜を得られ
ることから、工程数の減少・不要な成長時間と現材料の
削減によって経済的にコストの低い結晶形成方法を提供
するものである。また比較的低温の形成処理によって、
粒界位置と粒径の制御された結晶粒群からなる結晶性半
導体膜を得られることから、バラツキの少ない高性能な
電子素子を大面積に亙って形成できる結晶性半導体膜を
提供するものである。
工程を要さずとも成長したままで平坦な結晶膜を得られ
ることから、工程数の減少・不要な成長時間と現材料の
削減によって経済的にコストの低い結晶形成方法を提供
するものである。また比較的低温の形成処理によって、
粒界位置と粒径の制御された結晶粒群からなる結晶性半
導体膜を得られることから、バラツキの少ない高性能な
電子素子を大面積に亙って形成できる結晶性半導体膜を
提供するものである。
【図面の簡単な説明】 第１図は、本発明による結晶性半導体膜の形成方法の工
程を示す断面図及び温度分布図である。第２図は、本発
明による結晶性半導体膜の形成方法における、非晶質半
導体薄膜の面内での温度分布を与える方法の第１の例を
示す図である。第３図は、本発明による結晶性半導体膜
の形成方法における、非晶質半導体薄膜の面内での温度
分布を与える方法の第２の例を示す図である。第４図
は、従来技術による結晶形成方法を説明する図である。
第５図は、もう一つの従来技術による結晶形成方法を説
明する図である。 １……下地材料 ２……非晶質半導体薄膜 3,3′……核形成領域 ４……非核形成領域 ５……面内の温度分布 ６、６′……結晶体 ７、７′……横方向固相エピタキシャル成長した結晶粒 ８……粒界 ９……反射率が高く、吸収率の低い薄膜層 10……反射率が低く、吸収率の高い薄膜層 11……エネルギービーム 21……下地材料 22……非核形成面 23、23′……核形成面 24,24′……結晶体 25,25′……結晶粒 26……粒界 31……非晶質基板 32……非晶質半導体薄膜 33……薄膜小片 34……複数の結晶体 35……結晶粒群。
程を示す断面図及び温度分布図である。第２図は、本発
明による結晶性半導体膜の形成方法における、非晶質半
導体薄膜の面内での温度分布を与える方法の第１の例を
示す図である。第３図は、本発明による結晶性半導体膜
の形成方法における、非晶質半導体薄膜の面内での温度
分布を与える方法の第２の例を示す図である。第４図
は、従来技術による結晶形成方法を説明する図である。
第５図は、もう一つの従来技術による結晶形成方法を説
明する図である。 １……下地材料 ２……非晶質半導体薄膜 3,3′……核形成領域 ４……非核形成領域 ５……面内の温度分布 ６、６′……結晶体 ７、７′……横方向固相エピタキシャル成長した結晶粒 ８……粒界 ９……反射率が高く、吸収率の低い薄膜層 10……反射率が低く、吸収率の高い薄膜層 11……エネルギービーム 21……下地材料 22……非核形成面 23、23′……核形成面 24,24′……結晶体 25,25′……結晶粒 26……粒界 31……非晶質基板 32……非晶質半導体薄膜 33……薄膜小片 34……複数の結晶体 35……結晶粒群。
Claims (6)
- 【請求項１】非晶質半導体膜の微細な一部の領域を、結
晶核が発生する温度以上で、且つ、前記非晶質半導体膜
の融点未満の温度でアニールすることによって、前記領
域に固相結晶化による結晶核を形成し、更に前記領域の
周囲の非晶質半導体膜を結晶核が発生する温度よりも低
い温度でアニールすることによって、前記領域に形成さ
れた結晶核を起点として非晶質半導体膜を固相結晶化す
ることを特徴とする結晶性半導体膜の形成方法。 - 【請求項２】前記結晶核を形成する領域を、非晶質半導
体膜に複数設ける請求項１に記載の結晶性半導体膜の形
成方法。 - 【請求項３】前記結晶核を形成する領域が、その中に単
一の結晶核が形成されるに十分微細な大きさを有する請
求項１または２のいずれかに記載の結晶性半導体膜の形
成方法。 - 【請求項４】前記領域およびその周囲のアニールは、前
記領域の上にのみ、エネルギー線の照射を受けた際に発
熱効率の良い材料から成る微小体を形成し、非晶質半導
体膜の全体にエネルギー線を照射することによって行う
請求項１〜３のいずれかに記載の結晶性半導体膜の形成
方法。 - 【請求項５】前記領域およびその周囲のアニールは、非
晶質半導体膜の全体をアニールしながら、前記領域にの
みエネルギー線の照射することによって行われる請求項
１〜３のいずれかに記載の結晶性半導体膜の形成方法。 - 【請求項６】請求項１〜５のいずれかの方法によって形
成された結晶性半導体膜。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1081699A JP2695462B2 (ja) | 1989-03-31 | 1989-03-31 | 結晶性半導体膜及びその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1081699A JP2695462B2 (ja) | 1989-03-31 | 1989-03-31 | 結晶性半導体膜及びその形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02260526A JPH02260526A (ja) | 1990-10-23 |
| JP2695462B2 true JP2695462B2 (ja) | 1997-12-24 |
Family
ID=13753626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1081699A Expired - Fee Related JP2695462B2 (ja) | 1989-03-31 | 1989-03-31 | 結晶性半導体膜及びその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2695462B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6806498B2 (en) | 1997-12-17 | 2004-10-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor thin film, method and apparatus for producing the same, and semiconductor device and method of producing the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2643204B2 (ja) * | 1987-12-18 | 1997-08-20 | ソニー株式会社 | 単結晶薄膜の形成方法 |
-
1989
- 1989-03-31 JP JP1081699A patent/JP2695462B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6806498B2 (en) | 1997-12-17 | 2004-10-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor thin film, method and apparatus for producing the same, and semiconductor device and method of producing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02260526A (ja) | 1990-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |