JP2682510B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に半導体基板上のＳｉＯ2 膜を除去する工程
を有する半導体装置の製造方法に関する。
に関し、特に半導体基板上のＳｉＯ2 膜を除去する工程
を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】以下に、従来の半導体装置の製造方法に
よる半導体基板上のＳｉＯ2 膜を除去する工程について
説明する。同様の従来技術は例えば、特開平５−７４８
１７号公報にも開示されている。
よる半導体基板上のＳｉＯ2 膜を除去する工程について
説明する。同様の従来技術は例えば、特開平５−７４８
１７号公報にも開示されている。
【０００３】まず第１の従来例としてＧａＡｓによるＭ
ＥＳＦＥＴ構造の製法を図４によって説明する。
ＥＳＦＥＴ構造の製法を図４によって説明する。
【０００４】図４（ａ）は表面にＳｉＯ2 膜６を成膜し
た半導体基板の断面を示している。半導体基板は半絶縁
性ＧａＡｓ基板１上にノンドープＧａＡｓバッファ層
２、不純物がドーピングされているＧａＡｓチャネル層
３と高濃度の不純物がドーピングされ、ソース、ドレイ
ンの予定領域にのみ残されたＧａＡｓキャップ層５とか
ら構成されている。
た半導体基板の断面を示している。半導体基板は半絶縁
性ＧａＡｓ基板１上にノンドープＧａＡｓバッファ層
２、不純物がドーピングされているＧａＡｓチャネル層
３と高濃度の不純物がドーピングされ、ソース、ドレイ
ンの予定領域にのみ残されたＧａＡｓキャップ層５とか
ら構成されている。
【０００５】まず半導体基板上のゲート形成部分のＳｉ
Ｏ2 膜を開口し、ショットキ金属７、ここではタングス
テンシリサイド（ＷＳｉ）、をスパッタ法により成膜
し、その上にさらにゲート抵抗を下げるための金属８、
ここでは金（Ａｕ）、をスパッタ法により成膜してい
る。次に通常のフォトリソグラフィとイオンミリング又
はドラエッチグの方法によりレジストをマスクにゲート
電極部分以外の金属を選択的にエッチング除去し、その
後レジストを除去すると図４（ｂ）に示すようにゲート
電極が形成される。
Ｏ2 膜を開口し、ショットキ金属７、ここではタングス
テンシリサイド（ＷＳｉ）、をスパッタ法により成膜
し、その上にさらにゲート抵抗を下げるための金属８、
ここでは金（Ａｕ）、をスパッタ法により成膜してい
る。次に通常のフォトリソグラフィとイオンミリング又
はドラエッチグの方法によりレジストをマスクにゲート
電極部分以外の金属を選択的にエッチング除去し、その
後レジストを除去すると図４（ｂ）に示すようにゲート
電極が形成される。
【０００６】このときゲート電極の横には厚いＳｉＯ2
膜が存在し、その比誘電率は４程度であるためゲート容
量が大きくＦＥＴの高周波特性を劣化させる要因となっ
ている。このため図４（ｃ）の様にこの厚いＳｉＯ2 膜
をフッ酸系のエッチング液によるウェットエッチングに
より除去し、その後、図４（ｄ）の様に薄いＳｉＯ2１
０をパシベーション膜として成膜している。ＳｉＯ2 膜
の除去にフッ酸系のウェットエッチングを用いるのはゲ
ート金属の庇下部分をエッチングするためにエッチング
が等方的であって欲しいこと、ドライエッチでは半導体
結晶へのダメージがあること、またコスト的に有利であ
ることなどがその理由である。
膜が存在し、その比誘電率は４程度であるためゲート容
量が大きくＦＥＴの高周波特性を劣化させる要因となっ
ている。このため図４（ｃ）の様にこの厚いＳｉＯ2 膜
をフッ酸系のエッチング液によるウェットエッチングに
より除去し、その後、図４（ｄ）の様に薄いＳｉＯ2１
０をパシベーション膜として成膜している。ＳｉＯ2 膜
の除去にフッ酸系のウェットエッチングを用いるのはゲ
ート金属の庇下部分をエッチングするためにエッチング
が等方的であって欲しいこと、ドライエッチでは半導体
結晶へのダメージがあること、またコスト的に有利であ
ることなどがその理由である。
【０００７】最後にＳｉＯ2 パシベーション膜１０の開
口、オーミック電極用金属の成膜、リフトオフ、アニー
ルなどの工程により図４（ｅ）の様にソース電極とドレ
イン電極に相当するオーミック電極１１、ここではＡｕ
ＧｅＮｉ、を形成してＭＥＳＦＥＴが完成する。
口、オーミック電極用金属の成膜、リフトオフ、アニー
ルなどの工程により図４（ｅ）の様にソース電極とドレ
イン電極に相当するオーミック電極１１、ここではＡｕ
ＧｅＮｉ、を形成してＭＥＳＦＥＴが完成する。
【０００８】次に第２の従来としてＡｌＧａＡｓ／Ｇａ
Ａｓ半導体によるヘテロジャックションＦＥＴ（ＨＪＦ
ＥＴ）構造の製法を図５によって説明する。
Ａｓ半導体によるヘテロジャックションＦＥＴ（ＨＪＦ
ＥＴ）構造の製法を図５によって説明する。
【０００９】図５（ａ）は表面にＳｉＯ2 膜６を成膜し
た半導体基板の断面を示している。半導体基板は半絶縁
性ＧａＡｓ基板１上にアンドープＧａＡｓバッファ層
２、不純物がドーピングされていないＧａＡｓチャネル
層３、電子供給層となるＡｌ0.2 ２Ｇａ0.8 Ａｓ層４と
高濃度の不純物がドーピングされ、ソース、ドレインの
予定領域にのみ残されたＧａＡｓキャップ層５とから構
成されている。
た半導体基板の断面を示している。半導体基板は半絶縁
性ＧａＡｓ基板１上にアンドープＧａＡｓバッファ層
２、不純物がドーピングされていないＧａＡｓチャネル
層３、電子供給層となるＡｌ0.2 ２Ｇａ0.8 Ａｓ層４と
高濃度の不純物がドーピングされ、ソース、ドレインの
予定領域にのみ残されたＧａＡｓキャップ層５とから構
成されている。
【００１０】まず半導体基板上のゲート形成部分のＳｉ
Ｏ2 膜を開口し、ショットキ金属９、ここではタングス
テン（Ｗ）、をスパッタ法により成膜する。次に通常の
フォトリソグラフィとドライエッチングの方法によりレ
ジストをマスクにゲート電極部分以外の金属を選択的に
エッチング除去し、その後レジストを除去すると図５
（ｂ）に示すようなゲート電極が形成される。
Ｏ2 膜を開口し、ショットキ金属９、ここではタングス
テン（Ｗ）、をスパッタ法により成膜する。次に通常の
フォトリソグラフィとドライエッチングの方法によりレ
ジストをマスクにゲート電極部分以外の金属を選択的に
エッチング除去し、その後レジストを除去すると図５
（ｂ）に示すようなゲート電極が形成される。
【００１１】以下は従来例の１と同様にＳｉＯ2 膜をフ
ッ酸系のエッチング液によるウェットエッチングにより
除去し（図５（ｃ））、パシベーションＳｉＯ2 膜１０
を成膜し（図５（ｄ））、ドレイン電極とソース電極に
相当するオーミック電極１１を形成して（図５
（ｅ））、ＨＪＦＥＴが完成する。
ッ酸系のエッチング液によるウェットエッチングにより
除去し（図５（ｃ））、パシベーションＳｉＯ2 膜１０
を成膜し（図５（ｄ））、ドレイン電極とソース電極に
相当するオーミック電極１１を形成して（図５
（ｅ））、ＨＪＦＥＴが完成する。
【００１２】
【発明が解決しようとする課題】このような従来の半導
体装置の製造方法ではショットキ金属としては信頼性上
の要求から耐熱性のタングステンシリサイドＷＳｉ７な
どの高融点金属の珪化物の用いる場合が多く、その場
合、ＳｉＯ2 膜６の除去の際に図４（ｃ）に示したよう
に側壁下部の一部がフッ酸系のエッチング液によるウェ
ットエッチングで溶解してしまうという問題があった。
この理由は、高融点金属の珪化物のスパッタ成膜時にＳ
ｉＯ2 膜６の開口部分の側壁部で組成・構造の変動が生
じ、部分的にフッ酸系のエッチングに対して耐性がない
領域が生じるためと考えられる。このゲート金属の溶解
が起こった場合、局所的なゲート形状の不均一が生じ、
電界・電流密度の分布がばらつき、ＦＥＴの電気特性や
信頼性の低下を招く原因となる。
体装置の製造方法ではショットキ金属としては信頼性上
の要求から耐熱性のタングステンシリサイドＷＳｉ７な
どの高融点金属の珪化物の用いる場合が多く、その場
合、ＳｉＯ2 膜６の除去の際に図４（ｃ）に示したよう
に側壁下部の一部がフッ酸系のエッチング液によるウェ
ットエッチングで溶解してしまうという問題があった。
この理由は、高融点金属の珪化物のスパッタ成膜時にＳ
ｉＯ2 膜６の開口部分の側壁部で組成・構造の変動が生
じ、部分的にフッ酸系のエッチングに対して耐性がない
領域が生じるためと考えられる。このゲート金属の溶解
が起こった場合、局所的なゲート形状の不均一が生じ、
電界・電流密度の分布がばらつき、ＦＥＴの電気特性や
信頼性の低下を招く原因となる。
【００１３】従来例２のように、ＳｉＯ2 膜６直下の最
表面がＡｌＧａＡｓ層の場合、図５（ｃ）に示すように
電気化学反応によりゲート金属近傍のＡｌＧａＡｓの一
部がフッ酸系のエッチング液に溶解してしまう問題があ
った。この場合には半導体表面の形状が変わりキャリア
の空乏層が変化して飽和電流が減少する原因となる。
表面がＡｌＧａＡｓ層の場合、図５（ｃ）に示すように
電気化学反応によりゲート金属近傍のＡｌＧａＡｓの一
部がフッ酸系のエッチング液に溶解してしまう問題があ
った。この場合には半導体表面の形状が変わりキャリア
の空乏層が変化して飽和電流が減少する原因となる。
【００１４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、高融点金属の珪素化合物により形成した電極
を有する半導体基板上のＳｉＯ2 膜を、フッ化水素の蒸
気を含む気体により除去する工程を有することを特徴と
する。
造方法は、高融点金属の珪素化合物により形成した電極
を有する半導体基板上のＳｉＯ2 膜を、フッ化水素の蒸
気を含む気体により除去する工程を有することを特徴と
する。
【００１５】またＡｌＧａＡｓ層上に電極を有する構造
をもつ半導体基板上のＳｉＯ2 膜を、フッ化水素の蒸気
を含む気体により除去する工程を有することを特徴とす
る。
をもつ半導体基板上のＳｉＯ2 膜を、フッ化水素の蒸気
を含む気体により除去する工程を有することを特徴とす
る。
【００１６】
【作用】ウェットエッチングによる場合も気相エッチン
グによる場合も化学反応式は
グによる場合も化学反応式は
【００１７】
【００１８】
【００１９】
【００２０】である。（１）はＨＦのイオン化であり、
反応にはＨ2 Ｏが必要である。ウェットエッチングの場
合は豊富に水が存在し、（１）がエッチング反応全体を
律速することはなく、一旦イオン化反応が始まれば
（２）の反応が右に進みＨ2 Ｏが生成されて正のフィー
ドバックがかかり、反応が加速されると考えられる。
反応にはＨ2 Ｏが必要である。ウェットエッチングの場
合は豊富に水が存在し、（１）がエッチング反応全体を
律速することはなく、一旦イオン化反応が始まれば
（２）の反応が右に進みＨ2 Ｏが生成されて正のフィー
ドバックがかかり、反応が加速されると考えられる。
【００２１】しかしながら、気相エッチングの場合はＨ
Ｆイオン化のためのＨ2 Ｏが十分はない。基板表面の状
態、即ち、親水性か疎水性かなどにより表面でのＨ2 Ｏ
の凝集量が異なり、表面に十分にＨ2 Ｏが凝集した場合
のみ反応（１）が開始される。また（２）で生成したＨ
2 Ｏが（１）の反応に使われるか、あるいは気化して失
われるかにより反応のフィードバックの程度が異なって
くる。従って気相エッチングの場合はウェットエッチン
グに比べてエッチング反応はＳｉＯ2 の膜質などに敏感
に依存することになる。
Ｆイオン化のためのＨ2 Ｏが十分はない。基板表面の状
態、即ち、親水性か疎水性かなどにより表面でのＨ2 Ｏ
の凝集量が異なり、表面に十分にＨ2 Ｏが凝集した場合
のみ反応（１）が開始される。また（２）で生成したＨ
2 Ｏが（１）の反応に使われるか、あるいは気化して失
われるかにより反応のフィードバックの程度が異なって
くる。従って気相エッチングの場合はウェットエッチン
グに比べてエッチング反応はＳｉＯ2 の膜質などに敏感
に依存することになる。
【００２２】従来例１のＷＳｉ膜の一部がウェットエッ
チングで溶解する現象が、ＷＳｉ中に取り込まれたＳｉ
Ｏ2 がエッチングされる、あるいはそれに非常に近い反
応によると考えると本発明の気相エッチングの場合は、
ＷＳｉ表面では（１）に相当する反応が起こりにくく、
その結果ＷＳｉの溶解は起こらないものと考えられる。
チングで溶解する現象が、ＷＳｉ中に取り込まれたＳｉ
Ｏ2 がエッチングされる、あるいはそれに非常に近い反
応によると考えると本発明の気相エッチングの場合は、
ＷＳｉ表面では（１）に相当する反応が起こりにくく、
その結果ＷＳｉの溶解は起こらないものと考えられる。
【００２３】一方、従来例２のＷ電極の下のＡｌＧａＡ
ｓが溶解する現象は、以下のように考えられる。すなわ
ち、ウェットエッチングの場合には、Ａｌ，Ｇａ，Ａｓ
のイオン化傾向が強く、詳細な反応式は明確ではないが
ゲート電極（Ｗ，Ａｕ）−ＡｌＧａＡｓ結晶−ＨＦ溶液
間で電流ループを形成し、気化化学反応によりゲート金
属近傍のＡｌＧａＡｓの一部がフッ酸系のエッチング液
に溶解してしまうと考えられる。
ｓが溶解する現象は、以下のように考えられる。すなわ
ち、ウェットエッチングの場合には、Ａｌ，Ｇａ，Ａｓ
のイオン化傾向が強く、詳細な反応式は明確ではないが
ゲート電極（Ｗ，Ａｕ）−ＡｌＧａＡｓ結晶−ＨＦ溶液
間で電流ループを形成し、気化化学反応によりゲート金
属近傍のＡｌＧａＡｓの一部がフッ酸系のエッチング液
に溶解してしまうと考えられる。
【００２４】ところが気相エッチングの場合はＨＦ溶液
内での電荷の移動が生じず、上記の電流ループは開いた
状態となる。表面に凝集したわずかの液相があったとし
ても平衡状態に達した後は反応は進行せず、ウェットエ
ッチングの際のようにＡｌＧａＡｓの一部がエッチング
液に溶解してしまうようなことはない。
内での電荷の移動が生じず、上記の電流ループは開いた
状態となる。表面に凝集したわずかの液相があったとし
ても平衡状態に達した後は反応は進行せず、ウェットエ
ッチングの際のようにＡｌＧａＡｓの一部がエッチング
液に溶解してしまうようなことはない。
【００２５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２６】図１は、本発明の第１の実施例である半導
体装置の製造方法の工程をＳｉＯ2示す断面図であり、
具体的にはＧａＡｓによるＭＥＳＦＥＴ構造の製造工程
を示している。
体装置の製造方法の工程をＳｉＯ2示す断面図であり、
具体的にはＧａＡｓによるＭＥＳＦＥＴ構造の製造工程
を示している。
【００２７】図１（ａ）は表面にＳｉＯ2 膜６を約５０
０ｎｍ成膜した半導体基板の断面を示している。半導体
基板は半絶縁性ＧａＡｓ基板１上にアンドープＧａＡｓ
バッファ層２（厚さ８００ｎｍ）、不純物としてＳｉが
２．５×１０17／ｃｍ3 ドーピングされているＧａＡｓ
チャネル層３（厚さ２００ｎｍ）とＳｉ不純物が５×１
０17／ｃｍ3 ドーピングされ、ソース、ドレインの予定
領域にのみ残されたＧａＡｓキャップ層５（厚さ１００
ｎｍ）とから構成されている。
０ｎｍ成膜した半導体基板の断面を示している。半導体
基板は半絶縁性ＧａＡｓ基板１上にアンドープＧａＡｓ
バッファ層２（厚さ８００ｎｍ）、不純物としてＳｉが
２．５×１０17／ｃｍ3 ドーピングされているＧａＡｓ
チャネル層３（厚さ２００ｎｍ）とＳｉ不純物が５×１
０17／ｃｍ3 ドーピングされ、ソース、ドレインの予定
領域にのみ残されたＧａＡｓキャップ層５（厚さ１００
ｎｍ）とから構成されている。
【００２８】まず半導体基板上のゲート形成部分のＳｉ
Ｏ2 膜を開口し、ＷＳｉ（ショットキ金属）７をスパッ
タ法により約２００ｎｍ成膜し、その上にさらにゲート
抵抗を下げるためのＡｕ８をスパッタ法により約４００
ｎｍ成膜した。次に通常のフォトリソグラフィとＡｒイ
オンミリングそして、ＳＦ6 ／ＣＦ4 混合ガスによるマ
グネトロン反応性イオンエッチング法によりレジトをマ
スクにゲート電極部分以外の金属を選択的にエッチング
除去し、さらにレジストを除去して図１（ｂ）に示すよ
うなゲート電極を形成した。
Ｏ2 膜を開口し、ＷＳｉ（ショットキ金属）７をスパッ
タ法により約２００ｎｍ成膜し、その上にさらにゲート
抵抗を下げるためのＡｕ８をスパッタ法により約４００
ｎｍ成膜した。次に通常のフォトリソグラフィとＡｒイ
オンミリングそして、ＳＦ6 ／ＣＦ4 混合ガスによるマ
グネトロン反応性イオンエッチング法によりレジトをマ
スクにゲート電極部分以外の金属を選択的にエッチング
除去し、さらにレジストを除去して図１（ｂ）に示すよ
うなゲート電極を形成した。
【００２９】ここまでは従来例の１と同様である。
【００３０】次にＳｉＯ2 膜６をフッ化水素（ＨＦ）の
蒸気を含む気体により気相エッチングを行い、図１
（ｃ）の様にＳｉＯ2 膜６を除去する。気相エッチング
は図２の様な装置を用いて行っている。ウェーハ２６の
温度は２３〜３０℃に制御した。ＨＦの蒸気はＨＦ気化
タンク２３内で２３〜３０℃に保たれた無水フッ化水素
の表面に沿ってキャリアガスＮ2 を流すことにより得ら
れる。水蒸気も同様にＨ2Ｏ気化タンク２２内で純水の
表面に沿ってキャリアガスとしてＨ2 を流すことにより
得られる。キャリアガス２４のＮ2 はマスフローコント
ローラ２６を通してそれぞれの気化タンク２２，２３に
導入されていて、それぞれの流量をコントロールする事
により所望の組成比のエッチングガスが得られる。ＨＦ
のキャリアガスの流量（以下、［ＨＦ］と略記）とＨ2
Ｏのキャリアガスの流量（以下、［Ｈ2 Ｏ］と略記）と
の比（流量比）を１より小さい値に比べれば、ゲート電
極下部のＷＳｉおよびＡｌＧａＡｓの以上溶解現象は生
じない。本実施例では、ＳｉＯ2 のエッチングレートや
表面の残渣等から最適化し［ＨＦ］＝５ ｌ／ｍｉｎ、
［Ｈ2 Ｏ］＝１５ ｌ／ｍｉｎと設定した。これらの蒸
気は混合されてプロセスチャンバー２０内に送気され、
ディフューザを通してスピナー２１上のウェーハ２６表
面に吹き付けられてエッチングが行われる。その後、使
用済みの混合蒸気ガスは排気口２５から排出される。
蒸気を含む気体により気相エッチングを行い、図１
（ｃ）の様にＳｉＯ2 膜６を除去する。気相エッチング
は図２の様な装置を用いて行っている。ウェーハ２６の
温度は２３〜３０℃に制御した。ＨＦの蒸気はＨＦ気化
タンク２３内で２３〜３０℃に保たれた無水フッ化水素
の表面に沿ってキャリアガスＮ2 を流すことにより得ら
れる。水蒸気も同様にＨ2Ｏ気化タンク２２内で純水の
表面に沿ってキャリアガスとしてＨ2 を流すことにより
得られる。キャリアガス２４のＮ2 はマスフローコント
ローラ２６を通してそれぞれの気化タンク２２，２３に
導入されていて、それぞれの流量をコントロールする事
により所望の組成比のエッチングガスが得られる。ＨＦ
のキャリアガスの流量（以下、［ＨＦ］と略記）とＨ2
Ｏのキャリアガスの流量（以下、［Ｈ2 Ｏ］と略記）と
の比（流量比）を１より小さい値に比べれば、ゲート電
極下部のＷＳｉおよびＡｌＧａＡｓの以上溶解現象は生
じない。本実施例では、ＳｉＯ2 のエッチングレートや
表面の残渣等から最適化し［ＨＦ］＝５ ｌ／ｍｉｎ、
［Ｈ2 Ｏ］＝１５ ｌ／ｍｉｎと設定した。これらの蒸
気は混合されてプロセスチャンバー２０内に送気され、
ディフューザを通してスピナー２１上のウェーハ２６表
面に吹き付けられてエッチングが行われる。その後、使
用済みの混合蒸気ガスは排気口２５から排出される。
【００３１】気相エッチング後は、従来例１と同様にし
て図１（ｄ）のようにＳｉＯ2 膜１０約１００ｎｍをパ
シベーション膜として全面に成膜する。最後にパシベー
ション膜への開口形成、オーミック金属成膜、リフトオ
フ、アニールなどの工程を経て図１（ｅ）の様にオーミ
ック電極１１ここではＡｕＧｅＮｉを形成してＭＥＳＦ
ＥＴが完成する。
て図１（ｄ）のようにＳｉＯ2 膜１０約１００ｎｍをパ
シベーション膜として全面に成膜する。最後にパシベー
ション膜への開口形成、オーミック金属成膜、リフトオ
フ、アニールなどの工程を経て図１（ｅ）の様にオーミ
ック電極１１ここではＡｕＧｅＮｉを形成してＭＥＳＦ
ＥＴが完成する。
【００３２】図３は、本発明の第２の実施例である半導
体装置の製造方法の工程断面図であり、ＡｌＧａＡｓ／
ＧａＡｓによるＨＪＦＥＴ構造の製造工程を示してい
る。
体装置の製造方法の工程断面図であり、ＡｌＧａＡｓ／
ＧａＡｓによるＨＪＦＥＴ構造の製造工程を示してい
る。
【００３３】図３（ａ）は表面にＳｉＯ2 膜６を成膜し
た半導体基板の断面を示している。半導体基板は半絶縁
性ＧａＡｓ基板１上にアンドープＧａＡｓバッファ層２
（厚さ８００ｎｍ）、不純物がドーピングされていない
ＧａＡｓチャネル層３（厚さ２０ｎｍ）、電子供給層と
なるＡｌ0.2 Ｇａ0.8 Ａｓ層４（Ｓｉ：３×１０18／ｃ
ｍ3 、厚さ５０ｎｍ）と高濃度の不純物がドーピングさ
れ、ソース、ドレインの予定領域にのみ残されたＧａＡ
ｓキャップ層５（Ｓｉ：３×１０18／ｃｍ3 、厚さ８０
ｎｍ）とから構成されている。
た半導体基板の断面を示している。半導体基板は半絶縁
性ＧａＡｓ基板１上にアンドープＧａＡｓバッファ層２
（厚さ８００ｎｍ）、不純物がドーピングされていない
ＧａＡｓチャネル層３（厚さ２０ｎｍ）、電子供給層と
なるＡｌ0.2 Ｇａ0.8 Ａｓ層４（Ｓｉ：３×１０18／ｃ
ｍ3 、厚さ５０ｎｍ）と高濃度の不純物がドーピングさ
れ、ソース、ドレインの予定領域にのみ残されたＧａＡ
ｓキャップ層５（Ｓｉ：３×１０18／ｃｍ3 、厚さ８０
ｎｍ）とから構成されている。
【００３４】まず半導体基板上のゲート形成部分のＳｉ
Ｏ2 膜を開口し、Ｗ９をスパッタ法により約５００ｎｍ
成膜した。次に通常のフォトリソグラフィとＳＦ6 ／Ｃ
Ｆ4混合ガスによるマグネトロン反応性イオンエッチン
グ法によりレジストをマスクにゲート電極部分以外の金
属を選択的にエッチング除去し、レジストを除去すると
図３（ｂ）に示すようなゲート電極が形成される。
Ｏ2 膜を開口し、Ｗ９をスパッタ法により約５００ｎｍ
成膜した。次に通常のフォトリソグラフィとＳＦ6 ／Ｃ
Ｆ4混合ガスによるマグネトロン反応性イオンエッチン
グ法によりレジストをマスクにゲート電極部分以外の金
属を選択的にエッチング除去し、レジストを除去すると
図３（ｂ）に示すようなゲート電極が形成される。
【００３５】次に実施例の１と同様に厚いＳｉＯ2 膜を
フッ化水素の蒸気を含む気体により気相エッチングを行
い、図３（ｃ）の様にこの厚いＳｉＯ2 膜を除去する。
フッ化水素の蒸気を含む気体により気相エッチングを行
い、図３（ｃ）の様にこの厚いＳｉＯ2 膜を除去する。
【００３６】さらに、パシベーションＳｉＯ2 膜１０を
成膜し（図３（ｄ））、ドレイン電極とソース電極に相
当するＡｕＧｅＮｉオーミック電極１１を蒸着により形
成して（図３（ｅ））、ＨＪＦＥＴが完成する。
成膜し（図３（ｄ））、ドレイン電極とソース電極に相
当するＡｕＧｅＮｉオーミック電極１１を蒸着により形
成して（図３（ｅ））、ＨＪＦＥＴが完成する。
【００３７】上記の２つの実施例では無水フッ化水素と
純水から別々に蒸発した蒸気を混合して用いたが、Ｈ2
Ｏ気化タンクを省略し、２３〜３０℃に温度制御された
フッ化水素の水溶液（フッ酸）から気化させた蒸気のみ
を用いても同様の効果が得られた。この場合は、気相エ
ッチング装置の構成が簡単となり、制御が容易になる利
点がある。キャリアガスとしてＮ2 を５〜２０ ｌ／ｍ
ｉｎ流し、ＨＦをＨ2Ｏで１０〜３０％に薄めた水溶液
を用いたところ、ＳｉＯ2 に対して２０〜４００ｎｍ／
ｍｉｎのエッチングレートが得られ、なおかつゲート電
極下部ＷＳｉやＡｌＧａＡｓを侵すことなく所望の形状
にエッチングすることができた。
純水から別々に蒸発した蒸気を混合して用いたが、Ｈ2
Ｏ気化タンクを省略し、２３〜３０℃に温度制御された
フッ化水素の水溶液（フッ酸）から気化させた蒸気のみ
を用いても同様の効果が得られた。この場合は、気相エ
ッチング装置の構成が簡単となり、制御が容易になる利
点がある。キャリアガスとしてＮ2 を５〜２０ ｌ／ｍ
ｉｎ流し、ＨＦをＨ2Ｏで１０〜３０％に薄めた水溶液
を用いたところ、ＳｉＯ2 に対して２０〜４００ｎｍ／
ｍｉｎのエッチングレートが得られ、なおかつゲート電
極下部ＷＳｉやＡｌＧａＡｓを侵すことなく所望の形状
にエッチングすることができた。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
ＳｉＯ2 膜の除去の際に高融点金属の珪化物の側壁下部
の一部がフッ酸系のエッチング液によるウェットエッチ
ングで溶解してしまい、局所的なゲート形状の不均一性
から電解・電流密度の分布がばらつき、ＦＥＴの電気特
性や信頼性の低下を招くという問題がなくなる。
ＳｉＯ2 膜の除去の際に高融点金属の珪化物の側壁下部
の一部がフッ酸系のエッチング液によるウェットエッチ
ングで溶解してしまい、局所的なゲート形状の不均一性
から電解・電流密度の分布がばらつき、ＦＥＴの電気特
性や信頼性の低下を招くという問題がなくなる。
【００３９】また半導体の最表面がＡｌＧａＡｓ層の場
合、電気化学反応によりゲート金属近傍のＡｌＧａＡｓ
の一部がフッ酸系のエッチング液に溶解してしまい、半
導体表面の形状が変わりキャリアの空乏層が変形して飽
和電流が減少するという問題がなくなる。
合、電気化学反応によりゲート金属近傍のＡｌＧａＡｓ
の一部がフッ酸系のエッチング液に溶解してしまい、半
導体表面の形状が変わりキャリアの空乏層が変形して飽
和電流が減少するという問題がなくなる。
【図１】本発明の第１の実施例を説明するための図であ
って、（ａ）〜（ｅ）からなる工程順断面図。
って、（ａ）〜（ｅ）からなる工程順断面図。
【図２】本発明の実施例に用いた気相エッチング装置を
説明するための図。
説明するための図。
【図３】本発明の第２の実施例を説明するための図であ
って、（ａ）〜（ｅ）からなる工程順断面図。
って、（ａ）〜（ｅ）からなる工程順断面図。
【図４】従来の半導体装置の製造方法の第１の例を説明
するための図であって、（ａ）〜（ｅ）からなる工程順
断面図。
するための図であって、（ａ）〜（ｅ）からなる工程順
断面図。
【図５】従来の半導体装置の製造方法の第２の例を説明
するための図であって、（ａ）〜（ｅ）からなる工程順
断面図。
するための図であって、（ａ）〜（ｅ）からなる工程順
断面図。
１ ＧａＡｓ基板 ２ アンドープＧａＡｓバッファ層 ３ ＧａＡｓチャネル層 ４ ＡｌＧａＡｓ電子供給層 ５ ＧａＡｓキャップ層 ６ ＳｉＯ2 膜 ７ ＷＳｉ ８ Ａｕ ９ Ｗ １０ ＳｉＯ2 膜 １１ ＡｕＧｅＮｉ ２０ プロセスチャンバー ２１ スピナー ２２ Ｈ2 Ｏ気化タンク ２３ ＨＦ気化タンク ２４ Ｎ2 ２５ 排気 ２６ マスフローコントローラ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 横井 正幸 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 中村 純一 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 佐藤 博幸 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 溝江 准 東京都港区芝五丁目７番１号 日本電気 株式会社内
Claims (2)
- 【請求項１】 高融点金属シリサイドにより形成した電
極とシリコン酸化膜とを有する半導体基板上から、前記
シリコン酸化膜をフッ化水素の蒸気を含む気体により除
去する工程を有することを特徴とする半導体装置の製造
方法。 - 【請求項２】 ＡｌＧａＡｓ層と、このＡｌＧａＡｓ層
上に形成した電極とシリコン酸化膜とを有する半導体基
板上から、前記シリコン酸化膜をフッ化水素の蒸気を含
む気体により除去する工程を有することを特徴とする半
導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7110376A JP2682510B2 (ja) | 1995-05-09 | 1995-05-09 | 半導体装置の製造方法 |
| US08/646,967 US5922623A (en) | 1995-05-09 | 1996-05-08 | Hydrogen fluoride vapor phase selective etching method for fabricating semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7110376A JP2682510B2 (ja) | 1995-05-09 | 1995-05-09 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11945297A Division JP2870522B2 (ja) | 1997-05-09 | 1997-05-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08306707A JPH08306707A (ja) | 1996-11-22 |
| JP2682510B2 true JP2682510B2 (ja) | 1997-11-26 |
Family
ID=14534245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7110376A Expired - Fee Related JP2682510B2 (ja) | 1995-05-09 | 1995-05-09 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5922623A (ja) |
| JP (1) | JP2682510B2 (ja) |
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|---|---|---|---|---|
| US6153358A (en) | 1996-12-23 | 2000-11-28 | Micorn Technology, Inc. | Polyimide as a mask in vapor hydrogen fluoride etching and method of producing a micropoint |
| US6097092A (en) * | 1998-04-22 | 2000-08-01 | International Business Machines Corporation | Freestanding multilayer IC wiring structure |
| JP3330554B2 (ja) * | 1999-01-27 | 2002-09-30 | 松下電器産業株式会社 | エッチング方法 |
| KR20010061557A (ko) | 1999-12-28 | 2001-07-07 | 박종섭 | 반도체 메모리 소자 및 그 제조 방법 |
| US8071486B2 (en) | 2005-07-18 | 2011-12-06 | Teledyne Dalsa Semiconductor Inc. | Method for removing residues formed during the manufacture of MEMS devices |
| KR100809327B1 (ko) * | 2006-08-10 | 2008-03-05 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4749440A (en) * | 1985-08-28 | 1988-06-07 | Fsi Corporation | Gaseous process and apparatus for removing films from substrates |
| KR930005440B1 (ko) * | 1989-10-02 | 1993-06-21 | 다이닛뽕 스쿠린 세이소오 가부시키가이샤 | 절연막의 선택적 제거방법 |
| JPH0574817A (ja) * | 1991-09-12 | 1993-03-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5268069A (en) * | 1991-10-28 | 1993-12-07 | International Business Machines Corporation | Safe method for etching silicon dioxide |
| JP2833946B2 (ja) * | 1992-12-08 | 1998-12-09 | 日本電気株式会社 | エッチング方法および装置 |
| US5322809A (en) * | 1993-05-11 | 1994-06-21 | Texas Instruments Incorporated | Self-aligned silicide process |
| US5635102A (en) * | 1994-09-28 | 1997-06-03 | Fsi International | Highly selective silicon oxide etching method |
| TW371775B (en) * | 1995-04-28 | 1999-10-11 | Siemens Ag | Method for the selective removal of silicon dioxide |
| US5567332A (en) * | 1995-06-09 | 1996-10-22 | Fsi International | Micro-machine manufacturing process |
| US5766994A (en) * | 1997-04-11 | 1998-06-16 | Vanguard International Semiconductor Corporation | Dynamic random access memory fabrication method having stacked capacitors with increased capacitance |
-
1995
- 1995-05-09 JP JP7110376A patent/JP2682510B2/ja not_active Expired - Fee Related
-
1996
- 1996-05-08 US US08/646,967 patent/US5922623A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| INTERFACE=1995 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08306707A (ja) | 1996-11-22 |
| US5922623A (en) | 1999-07-13 |
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