JP2680006B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【発明の詳細な説明】
〔概要〕
本発明は、同一半導体基板上にトランジスタのダーリ
ントン構成を有する半導体装置及びその製造方法に関
し、上記トランジスタに低電流領域で電流増幅率の大き
い静電誘導トランジスタを用いると共に、各トランジス
タ領域を分離拡散で分離し、その拡散領域表面上に絶縁
膜を介して導体配線を施すようにしたことにより、ダー
リントン構成に伴うスイッチング時間の遅れを著しく減
少させ、しかも各トランジスタ間の簡単かつ確実な接続
を可能にしたものである。 〔産業上の利用分野〕 本発明は、サイリスタのドライブ用、あるいは一般的
なスイッチングもしくは増幅用等として使用されるダー
リントン構成のトランジスタからなる半導体装置及びそ
の製造方法に関する。 〔従来の技術〕 バイポーラトランジスタの２段ダーリントン構成を有
する半導体装置は、従来から知られている。その模式的
断面構成を第７図に示す。同図においては、n+シリコン
からなる半導体基板が共通のコレクタ領域１として用い
られ、その上に成長されたn-のエピタキシャル層２がn+
の分離拡散領域３によって複数領域に分離されている。
この分離されたそれぞれの領域には、不純物拡散によ
り、ｐ形のベース領域4,5及びn+のエミッタ領域6,7が順
次形成されている。すなわち、コレクタ領域１、ベース
領域４及びエミッタ領域６により一個のnpn形バイポー
ラトランジスタBPT1が構成され、またコレクタ領域１、
ベース領域５及びエミッタ領域７によりもう一個のバイ
ポーラトランジスタBPT2が構成される。そして更に、一
方のエミッタ領域６と他方のベース領域５とがSiO2等か
らなる絶縁膜８上においてAl等の金属配線９で接続され
ると共に、コレクタ領域１及びエミッタ領域７に対しそ
れぞれコレクタ電極10及びエミッタ電極11が形成される
ことにより、２段のダーリントン構成が得られている。
なお、前段のバイポーラトランジスタBPT1は、フォトト
ランジスタとして動作する。第７図に対応する回路構成
は、第８図に示すようになる。 上記ダーリントン構成においては、前段のBPT1に光信
号を与えると、これがオンして、コレクタＣ側からBPT1
に電流が流れ込む。すると、この電流が後段のBPT2の入
力となってBPT2がオンすることにより、コレクタＣとエ
ミッタＥ間に電流が流れる。 〔発明が解決しようとする問題点〕 バイポーラトランジスタは、一般に第９図に示すよう
に、コレクタ電流ICが小さい間は電流増幅率も小さい。
そのため、このような特性を持つ２つのバイポーラトラ
ンジスタBPT1およびBPT2をダーリントン接続した上記の
回路においては、BPT1がオンしてもBPT1に流れる電流が
即座には大きくならず、よってBPT2がオンするまでに多
くの時間がかかってしまうという問題点があった。例え
ば、上記ダーリントン構成では、単体のバイポーラトラ
ンジスタに比べて10倍以上のスイッチング時間を要し
た。 本発明は、上記問題点に鑑み、ダーリントン構成に伴
うスイッチング時間の遅れを著しく減少させると共に、
トランジスタ間を確実かつ簡単に接続することのできる
半導体装置およびその製造方法を提供することを目的と
する。 〔問題点を解決するための手段〕 本発明の半導体装置は、バイポーラトランジスタの代
りに、低電流領域で電流増幅率の大きい静電誘導トラン
ジスタ（SIT）を用い、これらSITの形成される各領域を
分離拡散により分離すると共に、この分離拡散による拡
散領域の表面に絶縁膜を介して導体配線を施すことによ
り上記SITをダーリントン接続したことを特徴とするも
のである。 また、本発明の半導体装置の製造方法は、（ｉ）一導
電形の半導体基板に対し分離拡散を施す工程と、（ii）
上記分離拡散によって分離されたそれぞれの領域に、低
電流領域で電流増幅率の大きいSITを形成する工程と、
（iii）上記分離拡散による拡散領域の表面に絶縁膜を
形成する工程と、（iv）この絶縁膜上に導体配線を施す
ことにより上記のSITをダーリントン接続する工程とを
備えたことを特徴とするものである。 〔作用〕 SITは、一般に、そのドレイン電流が小さい時に電流
増幅率が高くなるという特性をもっている。このような
SITからなる本発明のダーリントン構成では、前の段のS
ITがオンし始めた時点で、その電流増幅率が最大とな
り、よって次段のSITも即座にオン動作を開始する。従
って、前述したバイポーラトランジスタのダーリントン
構成のような遅れ時間がほとんどなく、高速のスイッチ
ングが可能になる。 また、ダーリントン接続のための導体配線は、分離拡
散による拡散領域表面に形成された絶縁膜上に施される
ため、凹凸のない平坦面上での配線が可能になる。この
ことから、導体配線が容易になると共に、その剥離や切
断が起こりにくくなり、よって各トランジスタ間は簡単
かつ確実に接続される。 〔実施例〕 以下、本発明の実施例について、図面を参照しながら
説明する。 第１図は、本発明の半導体装置の一実施例を模式的に
示す断面構成図である。 同図においては、例えば厚さ200μｍ程度のn+半導体
基板を共通のドレイン領域21として用い、その上には厚
さ10μｍ程度のn-エピタキシャル層22を有している。こ
のエピタキシャル層22は、n+の分離拡散領域23によって
複数の領域に分離されている。この分離されたそれぞれ
の領域には、例えば深さ５μｍ程度のp+半導体領域から
なるゲート領域24,25と、例えば深さ１μｍ程度のn+半
導体領域からなるソース領域26,27とが形成されてい
る。すなわち、n+のドレイン領域21、n-のエピタキシャ
ル層22、p+のゲート領域24およびn+のソース領域26によ
り１個のｎチャネルSIT（SIT1）が構成され、またn+の
ドレイン領域21、n-のエピタキシャル層22、p+のゲート
領域25およびn+のソース領域27によりもう１個のｎチャ
ネルSIT（SIT2）が構成される。なお、SIT1は光信号に
よって動作するフォトトランジスタとなっている。 そして更に、SIT1の表面から分離拡散領域23の表面を
介しSIT2の表面まで、例えばSiO2等からなる厚さ0.3μ
ｍ程度の絶縁膜28が被着されている。この絶縁膜28上に
おいて、SIT1のソース領域26とSIT2のゲート領域25と
が、例えばAl等からなる厚さ１μｍ程度の金属配線29に
よって電気的に接続される。なお、ドレイン領域21とソ
ース領域27には、それぞれAl等からなるドレイン電極30
とソース電極31が設けられている。 以上のように構成することにより、ｎチャネルSITを
用いた２段のダーリントン構成が得られる。第１図に対
応する回路構成を第２図に示す。 上記のダーリントン構成においては、前段のSIT1に光
信号が入力されると、SIT1がオンし、ここにドレインＤ
側から電流が流れ込む。すると、この電流が後段のSIT2
のゲートに流れ込むため、SIT2がオンし、よってドレイ
ンＤとソースＳ間に電流が流れる。この場合、SITは第
３図に示すようにドレイン電流IDの小さい時に電流増幅
率が高いという特性を持っており、バイポーラトランジ
スタの特性（第９図）とは大きく異なる。このことか
ら、本実施例では、前段のSIT1が光信号によってオし始
めた時点で、その電流増幅率は最大となり、よって後段
のSIT2も即座にオン動作を開始する。従って、バイポー
ラトランジスタを用いたダーリントン構成のような遅れ
時間はほとんどなく、高速のスイッチングが可能にな
る。例えば、SITを単体で用いた場合と比べ、約1.5倍程
度のわずかな遅れで済む。しかも、SITは光に対する感
度が高いことか、バイポーラトランジスタに対するより
も微弱な光を用いてスイッチングさせることができる。 なお、本実施例の半導体装置は、微弱な光信号で大き
な電流を流すことができることから、電力用サイリスタ
のドライブ用として使用でき、あるいは一般の増幅もし
くはスイッチング用としても使用できる。前者の場合に
おける回路構成の一例を第４図（ａ）に、後者の場合に
おける回路構成の一例を同図（ｂ）に示す。すなわち、
同図（ａ）においては、負荷Ｌを駆動するための静電誘
導サイリスタ（SIThy）のゲートに対し、そのオンパル
スを１個のSIT3により与え、オフパルスを本実施例（SI
T1及びSIT2のダーリントン構成）によって与えるように
したものである。このような構成にしたのは、上記SITh
yをオンさせる時よりもオフさせる時の方が大きな電流
を流す必要があるためである。また、第４図（ｂ）にお
いては、負荷Ｌに対して本実施例をそのまま接続するこ
とにより、スイッチングもしくは増幅を行うようにした
ものである。 次に、本発明の半導体装置の製造方法の一実施例につ
いて、第５図（ａ）〜（ｉ）に基づき以下に述べる。 まず、第５図（ａ）に示すように、Si等からなる厚さ
200μｍ程度のn+基板41の上面に、エピタキシャル成長
により厚さ10μｍ程度のn-層42を形成する。その上面か
らマスクを介して、第５図（ｂ）に示すように、分離拡
散を行う。この分離拡散によって形成されたn+領域43に
より、n-層42が複数の領域に分離される。 続いて、分離された各領域毎にマスクを介してp+拡散
を行うことにより、第５図（ｃ）に示すように、ゲート
領域となる深さ５μｍ程度のp+領域44,45をそれぞれ形
成する。更に、第５図（ｄ）に示すように、p+領域44で
囲まれた領域の上方およびp+領域45で囲まれた領域の上
方を除いて、厚さ0.3μｍ程度のSiO2膜46を形成する。
その上を、CVD法等を利用して、厚さ0.35μｍ程度のノ
ンドープのポリSi膜47で覆う。そして、上記SiO2膜46を
マスクとしてn-層42中にn+拡散を施すことにより、第５
図（ｅ）に示すように、ソース領域となる深さ１μｍ程
度のn+領域48,49を形成する。 その後、第５図（ｆ）に示すように、ポリSi膜47をn+
領域48,49上のみを残してエッチングする。続いて、第
５図（ｇ）に示すように、p+領域44,45上の一部を覆っ
ているSiO2膜46に対し、それぞれコンタクトホール50を
形成する。そして、素子の上下面にAl等の金属膜を厚さ
１μｍ程度に被着し、これをパターニングすることによ
り、第５図（ｈ）に示すように金属電極51,52および金
属配線53を形成する。この際、金属電極51はn+基板41上
に形成されたポリSi膜47上に、そして金属配線53はn+領
域49とp+領域44とを接続するようにSiO2膜46上に、それ
ぞれ設けられる。このようにして得られたn+基板41、n-
層42、p+領域44,45、n+領域48,49金属電極51,52、SiO2
膜46および金属配線53が、それぞれ第１図中のドレイン
領域21、エピタキシャル層42、ゲート領域25,24ソース
領域27,26、ドレイン電極30、ソース電極31、絶縁膜28
および金属配線29に相当する。最後に第５図（ｉ）に示
すように、電極上のボンディングパッド領域等を残し、
素子上面に厚さ１μｍ程度のパッシベーション膜54を被
着する。 上記の製造方法によれば、２つのSIT領域を分離拡散
により分離し、それによって得られた拡散領域（n+領域
43）の平坦な表面上にSiO2膜46を設け、その上に金属配
線53を配設している。よって、凹凸のない平坦面上での
金属配線が可能になる。このことから、金属配線が非常
に簡単になると共に、その剥離や切断が起こりにくくな
り、SIT間の接続が確実になる。しかも本実施例では、n
+領域48,49を拡散形成する際のマスクとして用いたSiO2
膜46（第５図（ｅ）参照）を残存させて、そのまま金属
配線53下の絶縁膜としても使用しているので（第５図
（ｈ）参照）、全く新たに絶縁膜を形成する必要がな
く、よって製造工程の短縮を図ることもできる。 なお、第１図および第２図に示した実施例では２個の
SIT（SIT1およびSIT2）を用いた２段ダーリントン構成
を示したが、第６図に示すようにｎ個（ｎ≧３）のSIT
を用いた多段ダーリントン構成とすることもできる。こ
のような構成とした場合であっても、スイッチングの遅
れは極めて小さい。 また、本発明に使用されるSITは、ｎチャネルとｐチ
ャネルのいずれであってもよいことはもちろんである。 更に、ダーリントン接続された最前段のSITは、上述
したようなフォトトランジスタに限定されることはな
く、通常のSITであってもよい。なお、SITをフォトトラ
ンジスタとして使用する場合は、素子表面の面積に対す
る不透明領域（金属配線および金属電極）の面積の割合
を小さくするか、あるいはこれら不透明物質の代りに酸
化スズ等の透明な導電性物質を用いることにより、半導
体領域内へ十分な光が投入されるようにする。 また、分離拡散領域上に設けられる絶縁膜としては、
上述したSiO2膜以外にも、各種の膜を用いることができ
る。 〔発明の効果〕 以上説明したように、本発明によれば、ドレイン電流
が小さい時に電流増幅率が高くなるという特性を持つSI
Tを用いてダーリントン構成を形成したことにより、バ
イポーラトランジスタを用いた場合と比べ、著しく高速
のスイッチングが可能になる。また、各SIT領域を分離
拡散によって分離し、この上に形成された平坦な絶縁膜
上においてSIT間の配線を施すようにしたので、各SIT間
を簡単かつ確実に接続することができる。 更に、SITを光入力で使用する時は、BPTに比べて微弱
光ゲインを103倍以上有することがわかっており、BPTで
は実現できなかった微弱光でのスイッチングが可能にな
る。
ントン構成を有する半導体装置及びその製造方法に関
し、上記トランジスタに低電流領域で電流増幅率の大き
い静電誘導トランジスタを用いると共に、各トランジス
タ領域を分離拡散で分離し、その拡散領域表面上に絶縁
膜を介して導体配線を施すようにしたことにより、ダー
リントン構成に伴うスイッチング時間の遅れを著しく減
少させ、しかも各トランジスタ間の簡単かつ確実な接続
を可能にしたものである。 〔産業上の利用分野〕 本発明は、サイリスタのドライブ用、あるいは一般的
なスイッチングもしくは増幅用等として使用されるダー
リントン構成のトランジスタからなる半導体装置及びそ
の製造方法に関する。 〔従来の技術〕 バイポーラトランジスタの２段ダーリントン構成を有
する半導体装置は、従来から知られている。その模式的
断面構成を第７図に示す。同図においては、n+シリコン
からなる半導体基板が共通のコレクタ領域１として用い
られ、その上に成長されたn-のエピタキシャル層２がn+
の分離拡散領域３によって複数領域に分離されている。
この分離されたそれぞれの領域には、不純物拡散によ
り、ｐ形のベース領域4,5及びn+のエミッタ領域6,7が順
次形成されている。すなわち、コレクタ領域１、ベース
領域４及びエミッタ領域６により一個のnpn形バイポー
ラトランジスタBPT1が構成され、またコレクタ領域１、
ベース領域５及びエミッタ領域７によりもう一個のバイ
ポーラトランジスタBPT2が構成される。そして更に、一
方のエミッタ領域６と他方のベース領域５とがSiO2等か
らなる絶縁膜８上においてAl等の金属配線９で接続され
ると共に、コレクタ領域１及びエミッタ領域７に対しそ
れぞれコレクタ電極10及びエミッタ電極11が形成される
ことにより、２段のダーリントン構成が得られている。
なお、前段のバイポーラトランジスタBPT1は、フォトト
ランジスタとして動作する。第７図に対応する回路構成
は、第８図に示すようになる。 上記ダーリントン構成においては、前段のBPT1に光信
号を与えると、これがオンして、コレクタＣ側からBPT1
に電流が流れ込む。すると、この電流が後段のBPT2の入
力となってBPT2がオンすることにより、コレクタＣとエ
ミッタＥ間に電流が流れる。 〔発明が解決しようとする問題点〕 バイポーラトランジスタは、一般に第９図に示すよう
に、コレクタ電流ICが小さい間は電流増幅率も小さい。
そのため、このような特性を持つ２つのバイポーラトラ
ンジスタBPT1およびBPT2をダーリントン接続した上記の
回路においては、BPT1がオンしてもBPT1に流れる電流が
即座には大きくならず、よってBPT2がオンするまでに多
くの時間がかかってしまうという問題点があった。例え
ば、上記ダーリントン構成では、単体のバイポーラトラ
ンジスタに比べて10倍以上のスイッチング時間を要し
た。 本発明は、上記問題点に鑑み、ダーリントン構成に伴
うスイッチング時間の遅れを著しく減少させると共に、
トランジスタ間を確実かつ簡単に接続することのできる
半導体装置およびその製造方法を提供することを目的と
する。 〔問題点を解決するための手段〕 本発明の半導体装置は、バイポーラトランジスタの代
りに、低電流領域で電流増幅率の大きい静電誘導トラン
ジスタ（SIT）を用い、これらSITの形成される各領域を
分離拡散により分離すると共に、この分離拡散による拡
散領域の表面に絶縁膜を介して導体配線を施すことによ
り上記SITをダーリントン接続したことを特徴とするも
のである。 また、本発明の半導体装置の製造方法は、（ｉ）一導
電形の半導体基板に対し分離拡散を施す工程と、（ii）
上記分離拡散によって分離されたそれぞれの領域に、低
電流領域で電流増幅率の大きいSITを形成する工程と、
（iii）上記分離拡散による拡散領域の表面に絶縁膜を
形成する工程と、（iv）この絶縁膜上に導体配線を施す
ことにより上記のSITをダーリントン接続する工程とを
備えたことを特徴とするものである。 〔作用〕 SITは、一般に、そのドレイン電流が小さい時に電流
増幅率が高くなるという特性をもっている。このような
SITからなる本発明のダーリントン構成では、前の段のS
ITがオンし始めた時点で、その電流増幅率が最大とな
り、よって次段のSITも即座にオン動作を開始する。従
って、前述したバイポーラトランジスタのダーリントン
構成のような遅れ時間がほとんどなく、高速のスイッチ
ングが可能になる。 また、ダーリントン接続のための導体配線は、分離拡
散による拡散領域表面に形成された絶縁膜上に施される
ため、凹凸のない平坦面上での配線が可能になる。この
ことから、導体配線が容易になると共に、その剥離や切
断が起こりにくくなり、よって各トランジスタ間は簡単
かつ確実に接続される。 〔実施例〕 以下、本発明の実施例について、図面を参照しながら
説明する。 第１図は、本発明の半導体装置の一実施例を模式的に
示す断面構成図である。 同図においては、例えば厚さ200μｍ程度のn+半導体
基板を共通のドレイン領域21として用い、その上には厚
さ10μｍ程度のn-エピタキシャル層22を有している。こ
のエピタキシャル層22は、n+の分離拡散領域23によって
複数の領域に分離されている。この分離されたそれぞれ
の領域には、例えば深さ５μｍ程度のp+半導体領域から
なるゲート領域24,25と、例えば深さ１μｍ程度のn+半
導体領域からなるソース領域26,27とが形成されてい
る。すなわち、n+のドレイン領域21、n-のエピタキシャ
ル層22、p+のゲート領域24およびn+のソース領域26によ
り１個のｎチャネルSIT（SIT1）が構成され、またn+の
ドレイン領域21、n-のエピタキシャル層22、p+のゲート
領域25およびn+のソース領域27によりもう１個のｎチャ
ネルSIT（SIT2）が構成される。なお、SIT1は光信号に
よって動作するフォトトランジスタとなっている。 そして更に、SIT1の表面から分離拡散領域23の表面を
介しSIT2の表面まで、例えばSiO2等からなる厚さ0.3μ
ｍ程度の絶縁膜28が被着されている。この絶縁膜28上に
おいて、SIT1のソース領域26とSIT2のゲート領域25と
が、例えばAl等からなる厚さ１μｍ程度の金属配線29に
よって電気的に接続される。なお、ドレイン領域21とソ
ース領域27には、それぞれAl等からなるドレイン電極30
とソース電極31が設けられている。 以上のように構成することにより、ｎチャネルSITを
用いた２段のダーリントン構成が得られる。第１図に対
応する回路構成を第２図に示す。 上記のダーリントン構成においては、前段のSIT1に光
信号が入力されると、SIT1がオンし、ここにドレインＤ
側から電流が流れ込む。すると、この電流が後段のSIT2
のゲートに流れ込むため、SIT2がオンし、よってドレイ
ンＤとソースＳ間に電流が流れる。この場合、SITは第
３図に示すようにドレイン電流IDの小さい時に電流増幅
率が高いという特性を持っており、バイポーラトランジ
スタの特性（第９図）とは大きく異なる。このことか
ら、本実施例では、前段のSIT1が光信号によってオし始
めた時点で、その電流増幅率は最大となり、よって後段
のSIT2も即座にオン動作を開始する。従って、バイポー
ラトランジスタを用いたダーリントン構成のような遅れ
時間はほとんどなく、高速のスイッチングが可能にな
る。例えば、SITを単体で用いた場合と比べ、約1.5倍程
度のわずかな遅れで済む。しかも、SITは光に対する感
度が高いことか、バイポーラトランジスタに対するより
も微弱な光を用いてスイッチングさせることができる。 なお、本実施例の半導体装置は、微弱な光信号で大き
な電流を流すことができることから、電力用サイリスタ
のドライブ用として使用でき、あるいは一般の増幅もし
くはスイッチング用としても使用できる。前者の場合に
おける回路構成の一例を第４図（ａ）に、後者の場合に
おける回路構成の一例を同図（ｂ）に示す。すなわち、
同図（ａ）においては、負荷Ｌを駆動するための静電誘
導サイリスタ（SIThy）のゲートに対し、そのオンパル
スを１個のSIT3により与え、オフパルスを本実施例（SI
T1及びSIT2のダーリントン構成）によって与えるように
したものである。このような構成にしたのは、上記SITh
yをオンさせる時よりもオフさせる時の方が大きな電流
を流す必要があるためである。また、第４図（ｂ）にお
いては、負荷Ｌに対して本実施例をそのまま接続するこ
とにより、スイッチングもしくは増幅を行うようにした
ものである。 次に、本発明の半導体装置の製造方法の一実施例につ
いて、第５図（ａ）〜（ｉ）に基づき以下に述べる。 まず、第５図（ａ）に示すように、Si等からなる厚さ
200μｍ程度のn+基板41の上面に、エピタキシャル成長
により厚さ10μｍ程度のn-層42を形成する。その上面か
らマスクを介して、第５図（ｂ）に示すように、分離拡
散を行う。この分離拡散によって形成されたn+領域43に
より、n-層42が複数の領域に分離される。 続いて、分離された各領域毎にマスクを介してp+拡散
を行うことにより、第５図（ｃ）に示すように、ゲート
領域となる深さ５μｍ程度のp+領域44,45をそれぞれ形
成する。更に、第５図（ｄ）に示すように、p+領域44で
囲まれた領域の上方およびp+領域45で囲まれた領域の上
方を除いて、厚さ0.3μｍ程度のSiO2膜46を形成する。
その上を、CVD法等を利用して、厚さ0.35μｍ程度のノ
ンドープのポリSi膜47で覆う。そして、上記SiO2膜46を
マスクとしてn-層42中にn+拡散を施すことにより、第５
図（ｅ）に示すように、ソース領域となる深さ１μｍ程
度のn+領域48,49を形成する。 その後、第５図（ｆ）に示すように、ポリSi膜47をn+
領域48,49上のみを残してエッチングする。続いて、第
５図（ｇ）に示すように、p+領域44,45上の一部を覆っ
ているSiO2膜46に対し、それぞれコンタクトホール50を
形成する。そして、素子の上下面にAl等の金属膜を厚さ
１μｍ程度に被着し、これをパターニングすることによ
り、第５図（ｈ）に示すように金属電極51,52および金
属配線53を形成する。この際、金属電極51はn+基板41上
に形成されたポリSi膜47上に、そして金属配線53はn+領
域49とp+領域44とを接続するようにSiO2膜46上に、それ
ぞれ設けられる。このようにして得られたn+基板41、n-
層42、p+領域44,45、n+領域48,49金属電極51,52、SiO2
膜46および金属配線53が、それぞれ第１図中のドレイン
領域21、エピタキシャル層42、ゲート領域25,24ソース
領域27,26、ドレイン電極30、ソース電極31、絶縁膜28
および金属配線29に相当する。最後に第５図（ｉ）に示
すように、電極上のボンディングパッド領域等を残し、
素子上面に厚さ１μｍ程度のパッシベーション膜54を被
着する。 上記の製造方法によれば、２つのSIT領域を分離拡散
により分離し、それによって得られた拡散領域（n+領域
43）の平坦な表面上にSiO2膜46を設け、その上に金属配
線53を配設している。よって、凹凸のない平坦面上での
金属配線が可能になる。このことから、金属配線が非常
に簡単になると共に、その剥離や切断が起こりにくくな
り、SIT間の接続が確実になる。しかも本実施例では、n
+領域48,49を拡散形成する際のマスクとして用いたSiO2
膜46（第５図（ｅ）参照）を残存させて、そのまま金属
配線53下の絶縁膜としても使用しているので（第５図
（ｈ）参照）、全く新たに絶縁膜を形成する必要がな
く、よって製造工程の短縮を図ることもできる。 なお、第１図および第２図に示した実施例では２個の
SIT（SIT1およびSIT2）を用いた２段ダーリントン構成
を示したが、第６図に示すようにｎ個（ｎ≧３）のSIT
を用いた多段ダーリントン構成とすることもできる。こ
のような構成とした場合であっても、スイッチングの遅
れは極めて小さい。 また、本発明に使用されるSITは、ｎチャネルとｐチ
ャネルのいずれであってもよいことはもちろんである。 更に、ダーリントン接続された最前段のSITは、上述
したようなフォトトランジスタに限定されることはな
く、通常のSITであってもよい。なお、SITをフォトトラ
ンジスタとして使用する場合は、素子表面の面積に対す
る不透明領域（金属配線および金属電極）の面積の割合
を小さくするか、あるいはこれら不透明物質の代りに酸
化スズ等の透明な導電性物質を用いることにより、半導
体領域内へ十分な光が投入されるようにする。 また、分離拡散領域上に設けられる絶縁膜としては、
上述したSiO2膜以外にも、各種の膜を用いることができ
る。 〔発明の効果〕 以上説明したように、本発明によれば、ドレイン電流
が小さい時に電流増幅率が高くなるという特性を持つSI
Tを用いてダーリントン構成を形成したことにより、バ
イポーラトランジスタを用いた場合と比べ、著しく高速
のスイッチングが可能になる。また、各SIT領域を分離
拡散によって分離し、この上に形成された平坦な絶縁膜
上においてSIT間の配線を施すようにしたので、各SIT間
を簡単かつ確実に接続することができる。 更に、SITを光入力で使用する時は、BPTに比べて微弱
光ゲインを103倍以上有することがわかっており、BPTで
は実現できなかった微弱光でのスイッチングが可能にな
る。
【図面の簡単な説明】
第１図は本発明の半導体装置の一実施例を模式的に示す
断面構成図、 第２図は第１図に対応する回路構成図、 第３図は一般のSITにおける電流増幅率とドレイン電流
（ID）との関係を示す図、 第４図（ａ），（ｂ）はそれぞれ本実施例の半導体装置
をサイリスタのドライブ用として用いた場合の一例と、
一般の増幅もしくはスイッチング用として用いた場合の
一例を示す回路図、 第５図（ａ）〜（ｉ）は本発明の半導体装置の製造方法
の一実施例を示す製造工程図、 第６図は本発明の半導体装置の他の実施例（多段ダーリ
ントン構成）に係る回路構成図、 第７図は２段ダーリントン構成を有する従来の半導体装
置を模式的に示す断面構成図、 第８図は第７図に対応する回路構成図、 第９図は一般のバイポーラトランジスタにおける電流増
幅率とコレクタ電流（IC）との関係を示す図である。 21……ドレイン領域、 22……エピタキシャル層、 23……分離拡散領域、 24,25……ゲート領域、 26,27……ソース領域、 28……絶縁膜、 29……金属配線。
断面構成図、 第２図は第１図に対応する回路構成図、 第３図は一般のSITにおける電流増幅率とドレイン電流
（ID）との関係を示す図、 第４図（ａ），（ｂ）はそれぞれ本実施例の半導体装置
をサイリスタのドライブ用として用いた場合の一例と、
一般の増幅もしくはスイッチング用として用いた場合の
一例を示す回路図、 第５図（ａ）〜（ｉ）は本発明の半導体装置の製造方法
の一実施例を示す製造工程図、 第６図は本発明の半導体装置の他の実施例（多段ダーリ
ントン構成）に係る回路構成図、 第７図は２段ダーリントン構成を有する従来の半導体装
置を模式的に示す断面構成図、 第８図は第７図に対応する回路構成図、 第９図は一般のバイポーラトランジスタにおける電流増
幅率とコレクタ電流（IC）との関係を示す図である。 21……ドレイン領域、 22……エピタキシャル層、 23……分離拡散領域、 24,25……ゲート領域、 26,27……ソース領域、 28……絶縁膜、 29……金属配線。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 玉蟲 尚茂
宮城県仙台市川内（番地なし） 財団法
人半導体研究振興会内
(72)発明者 西牟田 武史
愛知県刈谷市豊田町２丁目１番地 株式
会社豊田自動織機製作所内
Claims (1)
- (57)【特許請求の範囲】 １．ダーリントン接続された、低電流領域で電流増幅率
が大きい複数個の静電誘導トランジスタを同一半導体基
板上に形成し、前記複数個の静電誘導トランジスタの各
領域を分離拡散により分離すると共に、該分離拡散領域
の表面に絶縁膜を介して前記ダーリントン接続のための
導体配線を配設したことを特徴とする半導体装置。 ２．前記ダーリントン接続された最前段の静電誘導トラ
ンジスタはフォトトランジスタであることを特徴とする
特許請求の範囲第１項記載の半導体装置。 ３．前記絶縁膜は酸化シリコン膜であることを特徴とす
る特許請求の範囲第１項または第２項記載の半導体装
置。 ４．一導電形の半導体基板に対し分離拡散を施す工程
と、 前記分離拡散によって分離された複数領域のそれぞれ
に、低電流領域で電流増幅率が大きい静電誘導トランジ
スタを形成する工程と、 前記分離拡散による拡散領域の表面に絶縁膜を形成する
工程と、 該絶縁膜上に導体配線を施すことにより、前記複数領域
の静電誘導トランジスタをダーリントン接続する工程と
を備えたことを特徴とする半導体装置の製造方法。 ５．前記絶縁膜の形成は、前記静電誘導トランジスタの
形成工程で拡散用マスクとして用いられた酸化膜を前記
拡散領域の表面に残存させることにより行うことを特徴
とする特許請求の範囲第４項記載の半導体装置の製造方
法。 ６．前記絶縁膜は酸化シリコン膜であることを特徴とす
る特許請求の範囲第４項または第５項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62303700A JP2680006B2 (ja) | 1987-12-01 | 1987-12-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62303700A JP2680006B2 (ja) | 1987-12-01 | 1987-12-01 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01145846A JPH01145846A (ja) | 1989-06-07 |
| JP2680006B2 true JP2680006B2 (ja) | 1997-11-19 |
Family
ID=17924193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62303700A Expired - Fee Related JP2680006B2 (ja) | 1987-12-01 | 1987-12-01 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680006B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1100552B2 (en) | 1998-07-24 | 2009-12-30 | Kao Corporation | Deodorizing absorbent sheet |
| US6750698B1 (en) * | 2000-09-29 | 2004-06-15 | Lovoltech, Inc. | Cascade circuits utilizing normally-off junction field effect transistors for low on-resistance and low voltage applications |
| JP6281297B2 (ja) * | 2014-01-27 | 2018-02-21 | 株式会社リコー | フォトトランジスタ、及び半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114883A (ja) * | 1973-02-28 | 1974-11-01 | ||
| JPS5074976A (ja) * | 1973-11-02 | 1975-06-19 |
-
1987
- 1987-12-01 JP JP62303700A patent/JP2680006B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114883A (ja) * | 1973-02-28 | 1974-11-01 | ||
| JPS5074976A (ja) * | 1973-11-02 | 1975-06-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01145846A (ja) | 1989-06-07 |
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Legal Events
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