JPS637472B2 - - Google Patents
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- JPS637472B2 JPS637472B2 JP13402680A JP13402680A JPS637472B2 JP S637472 B2 JPS637472 B2 JP S637472B2 JP 13402680 A JP13402680 A JP 13402680A JP 13402680 A JP13402680 A JP 13402680A JP S637472 B2 JPS637472 B2 JP S637472B2
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- 239000004065 semiconductor Substances 0.000 claims description 96
- 239000010409 thin film Substances 0.000 claims description 67
- 239000000758 substrate Substances 0.000 claims description 9
- 239000010408 film Substances 0.000 description 51
- 229910004613 CdTe Inorganic materials 0.000 description 23
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 238000004544 sputter deposition Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- 238000007738 vacuum evaporation Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 238000001771 vacuum deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910004612 CdTe—CdS Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical group [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 description 1
- 229910052794 bromium Inorganic materials 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- PNDPGZBMCMUPRI-UHFFFAOYSA-N iodine Chemical compound II PNDPGZBMCMUPRI-UHFFFAOYSA-N 0.000 description 1
- 239000011133 lead Substances 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0817—Thyristors only
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Description
【発明の詳細な説明】
本発明は、薄膜型サイリスタに関する。
従来、逆阻子三端子サイリスタは、ｎ型シリコ
ン結晶体にGaなどのｐ型不純物を熱拡散させpnp
接合とし、さらに合金法や、拡散法によりｐ型の
一部をｎ型に変換させてpnpnの４層構造とし、
ｐ極端に入力端子を、ｎ型端に出力端子を、中間
のｐ型層にゲート端子を設けることにより構成さ
れている。しかし、前記サイリスタは、その製造
に際して、微細な加工技術が必要とされるため、
製造工程の影響を受けやすく、このため素子特性
にバラツキが生じ、製品の歩留りが低くなり、製
造コストが高くなるという欠点がある。更に、前
記サイリスタを回路基板に組み込む場合には、回
路基板へのアライメントや、コレクタリードへの
ダイボンデイング等種々の工程を経た後、ワイヤ
ーボンデイング法あるいはテープキヤリア法等の
組み立て技術により、接続しなければならないの
で、工程が複雑であり、作業性が悪いという欠点
をもつている。
ン結晶体にGaなどのｐ型不純物を熱拡散させpnp
接合とし、さらに合金法や、拡散法によりｐ型の
一部をｎ型に変換させてpnpnの４層構造とし、
ｐ極端に入力端子を、ｎ型端に出力端子を、中間
のｐ型層にゲート端子を設けることにより構成さ
れている。しかし、前記サイリスタは、その製造
に際して、微細な加工技術が必要とされるため、
製造工程の影響を受けやすく、このため素子特性
にバラツキが生じ、製品の歩留りが低くなり、製
造コストが高くなるという欠点がある。更に、前
記サイリスタを回路基板に組み込む場合には、回
路基板へのアライメントや、コレクタリードへの
ダイボンデイング等種々の工程を経た後、ワイヤ
ーボンデイング法あるいはテープキヤリア法等の
組み立て技術により、接続しなければならないの
で、工程が複雑であり、作業性が悪いという欠点
をもつている。
本発明はこれらの欠点を解決しようとするもの
であり、製造が容易でしかも任意の形状に作成が
可能であり、しかも安定で信頼性が高く、かつ回
路基板への組み込み工程が不必要な薄膜型サイリ
スタを提供することを目的としている。
であり、製造が容易でしかも任意の形状に作成が
可能であり、しかも安定で信頼性が高く、かつ回
路基板への組み込み工程が不必要な薄膜型サイリ
スタを提供することを目的としている。
本発明による薄膜型サイリスタは、同一の絶縁
性基板上に、ｐ−ｎ−ｐ型薄膜半導体層およびｎ
−ｐ−ｎ型薄膜半導体層を積層して設け、前記ｐ
−ｎ−ｐ型薄膜半導体層のｐ型部分とｎ−ｐ−ｎ
型薄膜半導体層のｐ型部分との間に、さらにｐ−
ｎ−ｐ型薄膜半導体層のｎ型部分とｎ−ｐ−ｎ型
薄膜半導体層のｎ型部分との間に接続部を形成
し、ｐ−ｎ−ｐ型薄膜半導体層の接続に供されて
いないｐ型部分に入力端子を、そして、ｎ−ｐ−
ｎ型薄膜半導体層の接続に供されていないｎ型部
分に出力端子を設け、前記接続部のいずれか一方
にゲート端子を設けてなつている。
性基板上に、ｐ−ｎ−ｐ型薄膜半導体層およびｎ
−ｐ−ｎ型薄膜半導体層を積層して設け、前記ｐ
−ｎ−ｐ型薄膜半導体層のｐ型部分とｎ−ｐ−ｎ
型薄膜半導体層のｐ型部分との間に、さらにｐ−
ｎ−ｐ型薄膜半導体層のｎ型部分とｎ−ｐ−ｎ型
薄膜半導体層のｎ型部分との間に接続部を形成
し、ｐ−ｎ−ｐ型薄膜半導体層の接続に供されて
いないｐ型部分に入力端子を、そして、ｎ−ｐ−
ｎ型薄膜半導体層の接続に供されていないｎ型部
分に出力端子を設け、前記接続部のいずれか一方
にゲート端子を設けてなつている。
以下本発明の一実施例を、図面を参照しつつよ
り詳しく説明する。
り詳しく説明する。
第１図は、本発明の薄膜型サイリスタの回路図
であり、第２図ａは、該薄膜型サイリスタの構成
を表わす平面図、同ｂは側面断面図、同ｃは、ａ
に対応する回路図である。
であり、第２図ａは、該薄膜型サイリスタの構成
を表わす平面図、同ｂは側面断面図、同ｃは、ａ
に対応する回路図である。
第１図に示す様に、本発明の薄膜型サイリスタ
は、ｐ−ｎ−ｐ型トランジスタ構造を有する薄膜
半導体層１と、ｎ−ｐ−ｎ型トランジスタ構造を
有する薄膜半導体層２を、同一の絶縁基板上に積
層し、サイリスタと等価な回路を構成してなる。
は、ｐ−ｎ−ｐ型トランジスタ構造を有する薄膜
半導体層１と、ｎ−ｐ−ｎ型トランジスタ構造を
有する薄膜半導体層２を、同一の絶縁基板上に積
層し、サイリスタと等価な回路を構成してなる。
第２図に示すように、絶縁性基板３上に、例え
ば金などの金属電極４，５をそれぞれ入力端子
６、出力端子７のリード電極として埋め込むか、
あるいは蒸着して設ける。次に金属電極４の一端
部上にCdTeおよびCdTeを含むｐ型半導体膜８
を、スパッタ法あるいは真空蒸着法などにより、
膜厚0.1〜5μｍで、好ましくは１〜3μｍで積層す
る。ここでCdTeを含むｐ型半導体膜とは、
CdTe中にリチウム、アンチモン、リン、金、
銀、銅、鉛などを不純物として含むCdTe膜をい
う。同様に金属電極５の一端部上に、CdSおよび
CdSを含むｎ型半導体膜９を、スパツタ法あるい
は真空蒸着法などにより、膜厚0.5〜10μｍで、好
ましくは１〜5μｍで積層する。ここでCdSを含む
ｎ型半導体膜とは、CdS中に塩素、臭素、ヨウ素
などの族元素、またはアルミニウム、ガリウ
ム、インジウムなどの族元素を不純物として含
むCdS膜をいう。なお、金属電極４の、半導体膜
が積層されていない他端に、入力端子６を設け、
そして金属電極５の、半導体膜が積層されていな
い他端に、出力端子７を設ける。
ば金などの金属電極４，５をそれぞれ入力端子
６、出力端子７のリード電極として埋め込むか、
あるいは蒸着して設ける。次に金属電極４の一端
部上にCdTeおよびCdTeを含むｐ型半導体膜８
を、スパッタ法あるいは真空蒸着法などにより、
膜厚0.1〜5μｍで、好ましくは１〜3μｍで積層す
る。ここでCdTeを含むｐ型半導体膜とは、
CdTe中にリチウム、アンチモン、リン、金、
銀、銅、鉛などを不純物として含むCdTe膜をい
う。同様に金属電極５の一端部上に、CdSおよび
CdSを含むｎ型半導体膜９を、スパツタ法あるい
は真空蒸着法などにより、膜厚0.5〜10μｍで、好
ましくは１〜5μｍで積層する。ここでCdSを含む
ｎ型半導体膜とは、CdS中に塩素、臭素、ヨウ素
などの族元素、またはアルミニウム、ガリウ
ム、インジウムなどの族元素を不純物として含
むCdS膜をいう。なお、金属電極４の、半導体膜
が積層されていない他端に、入力端子６を設け、
そして金属電極５の、半導体膜が積層されていな
い他端に、出力端子７を設ける。
次いで、前記CdTeおよびCdTeを含むｐ型半
導体膜８と、CdSおよびCdSを含むｎ型半導体膜
９の間の基板３上に、二酸化珪素（SiO2）など
の絶縁膜１０ａを、また前記半導体膜８の他端と
前記端子６との間の基板３上に、SiO2などの絶
縁膜１０ｂを、さらに前記半導体膜９の他端と前
記端子７との間の基板３上に、SiO2などの絶縁
膜１０ｃを、それぞれスパツタ法あるいは真空蒸
着法などにより積層する。
導体膜８と、CdSおよびCdSを含むｎ型半導体膜
９の間の基板３上に、二酸化珪素（SiO2）など
の絶縁膜１０ａを、また前記半導体膜８の他端と
前記端子６との間の基板３上に、SiO2などの絶
縁膜１０ｂを、さらに前記半導体膜９の他端と前
記端子７との間の基板３上に、SiO2などの絶縁
膜１０ｃを、それぞれスパツタ法あるいは真空蒸
着法などにより積層する。
次いで、前記半導体膜８，９間のSiO2絶縁膜
１０ａ上の一部に、スパツタ法あるいは真空蒸着
法などにより、例えば金などの金属電極１１を積
層する。この際、同時に前記電極１１のほぼ中央
部から枝状の金属電極１３を基板３上に、スパツ
タ法あるいは真空蒸着法などにより積層し、その
端部にゲート端子１２を設ける。
１０ａ上の一部に、スパツタ法あるいは真空蒸着
法などにより、例えば金などの金属電極１１を積
層する。この際、同時に前記電極１１のほぼ中央
部から枝状の金属電極１３を基板３上に、スパツ
タ法あるいは真空蒸着法などにより積層し、その
端部にゲート端子１２を設ける。
次いで、前記CdTeおよびCdTeを含むｐ型半
導体膜８上に、CdSおよびCdSを含むｎ型半導体
膜１４を、前記金属電極１１の一部を含めて、ス
パツタ法あるいは真空蒸着法などにより、膜厚
0.5〜10μｍで、好ましくは１〜5μｍで積層させ
る。同様に前記CdSおよびCdSを含むｎ型半導体
膜９上に、CdTeおよびCdTeを含むｐ型半導体
膜１５を、スパッタ法あるいは真空蒸着法などに
より、膜厚0.1〜5μｍで、好ましくは１〜3μｍで
積層させる。この際、前記半導体膜１５とｐ−ｎ
−ｐ型薄膜半導体層１のｐ型部分とを接続するた
めに、前記半導体膜１５の一部を突出させて接続
部を設ける。
導体膜８上に、CdSおよびCdSを含むｎ型半導体
膜１４を、前記金属電極１１の一部を含めて、ス
パツタ法あるいは真空蒸着法などにより、膜厚
0.5〜10μｍで、好ましくは１〜5μｍで積層させ
る。同様に前記CdSおよびCdSを含むｎ型半導体
膜９上に、CdTeおよびCdTeを含むｐ型半導体
膜１５を、スパッタ法あるいは真空蒸着法などに
より、膜厚0.1〜5μｍで、好ましくは１〜3μｍで
積層させる。この際、前記半導体膜１５とｐ−ｎ
−ｐ型薄膜半導体層１のｐ型部分とを接続するた
めに、前記半導体膜１５の一部を突出させて接続
部を設ける。
次いで、前記CdSおよびCdSを含むｎ型半導体
膜１４上に、CdTeおよびCdTeを含むｐ型半導
体膜１６を、スパツタ法あるいは真空蒸着法など
により、膜厚0.1〜5μｍで、好ましくは１〜3μｍ
で積層する。この際、前記半導体膜１６とｎ−ｐ
−ｎ型半導体層２のｐ型部分とを接続するため
に、前記半導体膜１６の一部を突出させて接続部
を設ける。同様に、前記CdTeおよびCdTeを含
むｐ型半導体膜１５上に、CdSおよびCdSを含む
ｎ型半導体膜１７を、スパツタ法あるいは真空蒸
着法などにより、膜厚0.5〜10μｍで、好ましくは
１〜5μｍで積層する。この際前記金属電極１１
と前記半導体膜１７とが接するように、前記半導
体膜１７の一部を突出させる。こうして金属電極
１１を介して前記CdSおよびCdSを含むｎ型半導
体膜１７と、前記CdSおよびCdSを含むｎ型半導
体膜１４とを接続する。
膜１４上に、CdTeおよびCdTeを含むｐ型半導
体膜１６を、スパツタ法あるいは真空蒸着法など
により、膜厚0.1〜5μｍで、好ましくは１〜3μｍ
で積層する。この際、前記半導体膜１６とｎ−ｐ
−ｎ型半導体層２のｐ型部分とを接続するため
に、前記半導体膜１６の一部を突出させて接続部
を設ける。同様に、前記CdTeおよびCdTeを含
むｐ型半導体膜１５上に、CdSおよびCdSを含む
ｎ型半導体膜１７を、スパツタ法あるいは真空蒸
着法などにより、膜厚0.5〜10μｍで、好ましくは
１〜5μｍで積層する。この際前記金属電極１１
と前記半導体膜１７とが接するように、前記半導
体膜１７の一部を突出させる。こうして金属電極
１１を介して前記CdSおよびCdSを含むｎ型半導
体膜１７と、前記CdSおよびCdSを含むｎ型半導
体膜１４とを接続する。
次いで、CdTeおよびCdTeを含むｐ型半導体
膜１６の突出部と、CdTeおよびCdTeを含むｐ
型半導体膜１５の突出部を、スパツタ法あるいは
真空蒸着法などにより積層した、例えば金などの
金属電極１８で接続する。こうしてｐ−ｎ−ｐ型
薄膜半導体層１のｐ型部と、ｎ−ｐ−ｎ型薄膜半
導体層２のｐ型部とを、そしてｐ−ｎ−ｐ型薄膜
半導体層１のｎ型部と、ｎ−ｐ−ｎ型薄膜半導体
層２のｎ型部とを接続した形のｐ−ｎ−ｐ型薄膜
半導体層１と、ｎ−ｐ−ｎ型薄膜半導体層２とか
ら成る薄膜サイリスタを構成する。なお、薄膜半
導体層を構成する膜成分は、CdTeおよびCdTe
を含むｐ型半導体膜およびCdSおよびCdSを含む
ｎ型半導体膜に限定されるものでなく、蒸着可能
なｐ型およびｎ型の半導体物質を、広く用いるこ
とが出来る。
膜１６の突出部と、CdTeおよびCdTeを含むｐ
型半導体膜１５の突出部を、スパツタ法あるいは
真空蒸着法などにより積層した、例えば金などの
金属電極１８で接続する。こうしてｐ−ｎ−ｐ型
薄膜半導体層１のｐ型部と、ｎ−ｐ−ｎ型薄膜半
導体層２のｐ型部とを、そしてｐ−ｎ−ｐ型薄膜
半導体層１のｎ型部と、ｎ−ｐ−ｎ型薄膜半導体
層２のｎ型部とを接続した形のｐ−ｎ−ｐ型薄膜
半導体層１と、ｎ−ｐ−ｎ型薄膜半導体層２とか
ら成る薄膜サイリスタを構成する。なお、薄膜半
導体層を構成する膜成分は、CdTeおよびCdTe
を含むｐ型半導体膜およびCdSおよびCdSを含む
ｎ型半導体膜に限定されるものでなく、蒸着可能
なｐ型およびｎ型の半導体物質を、広く用いるこ
とが出来る。
また、入力端子６、出力端子７およびゲート端
子１２が設けられる部分は、ｐ−ｎ−ｐ型薄膜半
導体層１と、ｎ−ｐ−ｎ型薄膜半導体層２とがサ
イリスタ構造をしている限り、どの部分に設けて
もよい。第３図、第４図は、本発明のサイリスタ
の他の構成を表わす例である。
子１２が設けられる部分は、ｐ−ｎ−ｐ型薄膜半
導体層１と、ｎ−ｐ−ｎ型薄膜半導体層２とがサ
イリスタ構造をしている限り、どの部分に設けて
もよい。第３図、第４図は、本発明のサイリスタ
の他の構成を表わす例である。
第３図は、入力端子６を、ｐ−ｎ−ｐ型薄膜半
導体層１の下層のｐ型部に、出力端子７を、ｎ−
ｐ−ｎ型薄膜半導体層２の上層のｎ型部に、ゲー
ト端子１２を、ｐ−ｎ−ｐ型薄膜半導体層１の中
層のｎ型部と、ｎ−ｐ−ｎ型薄膜半導体層２の下
層のｎ型部との接続部分に設けた例であり、第４
図は、入力端子６をｐ−ｎ−ｐ型薄膜半導体層１
の上層のｐ型部に、出力端子７をｎ−ｐ−ｎ型薄
膜半導体層２の上層のｎ型部に、ゲート端子１２
をｐ−ｎ−ｐ型薄膜半導体層１の中層のｎ型部
と、ｎ−ｐ−ｎ型薄膜半導体層２の下層のｎ型部
との接続部分に設けた例である。
導体層１の下層のｐ型部に、出力端子７を、ｎ−
ｐ−ｎ型薄膜半導体層２の上層のｎ型部に、ゲー
ト端子１２を、ｐ−ｎ−ｐ型薄膜半導体層１の中
層のｎ型部と、ｎ−ｐ−ｎ型薄膜半導体層２の下
層のｎ型部との接続部分に設けた例であり、第４
図は、入力端子６をｐ−ｎ−ｐ型薄膜半導体層１
の上層のｐ型部に、出力端子７をｎ−ｐ−ｎ型薄
膜半導体層２の上層のｎ型部に、ゲート端子１２
をｐ−ｎ−ｐ型薄膜半導体層１の中層のｎ型部
と、ｎ−ｐ−ｎ型薄膜半導体層２の下層のｎ型部
との接続部分に設けた例である。
また、前述の場合ゲート端子は、いずれもｐ−
ｎ−ｐ型薄膜半導体層１と、ｎ−ｐ−ｎ型薄膜半
導体層２のｎ型−ｎ型接続部１１に設けられてい
るが、ｐ型−ｐ型接続部１８に設けられていても
よい。ただし前者では入力端子６−ゲート端子１
２間に負パルスをかけて、サイリスタをターンオ
フさせるのに対し、後者では出力端子７−ゲート
端子１２間に正のパルスをかけて、サイリスタを
ターンオンさせる。
ｎ−ｐ型薄膜半導体層１と、ｎ−ｐ−ｎ型薄膜半
導体層２のｎ型−ｎ型接続部１１に設けられてい
るが、ｐ型−ｐ型接続部１８に設けられていても
よい。ただし前者では入力端子６−ゲート端子１
２間に負パルスをかけて、サイリスタをターンオ
フさせるのに対し、後者では出力端子７−ゲート
端子１２間に正のパルスをかけて、サイリスタを
ターンオンさせる。
次に、本発明の薄膜型サイリスタの作動機構を
説明する。入力端子６を高電位側に、出力端子７
を低電位側に接続して、ゲート端子１２と入力端
子６の間に負パルスを加えると、薄膜半導体層１
のCdTe−CdSからなるｐ−ｎ型ヘテロ接合部に、
瞬間に電流が流れる。この結果、薄膜半導体層の
CdS−CdTeからなるｎ−ｐ型ヘテロ接合部およ
び薄膜半導体層２のCdTe−CdSからなるｐ−ｎ
型ヘテロ接合部も導通する。これに伴ない薄膜半
導体層２のCdS−CdTeからなるｎ−ｐ型ヘテロ
接合部を導通し、ゲート端子１２部は、出力端子
７部と、ほぼ等しい電位に下げられる。こうして
薄膜半導体層１と、薄膜半導体層２とは全て導通
し、入力端子６−出力端子７間は、電流が継続し
て流れる。この際、あらかじめ薄膜半導体層１と
薄膜半導体層２の、ｐ型−ｐ型の接続部１８と、
出力端子７の間に、薄膜コンデンサ１９を設置し
ておくと、初期段階で大電流が流れるため、該サ
イリスタの感応速度が早くなり好ましい。
説明する。入力端子６を高電位側に、出力端子７
を低電位側に接続して、ゲート端子１２と入力端
子６の間に負パルスを加えると、薄膜半導体層１
のCdTe−CdSからなるｐ−ｎ型ヘテロ接合部に、
瞬間に電流が流れる。この結果、薄膜半導体層の
CdS−CdTeからなるｎ−ｐ型ヘテロ接合部およ
び薄膜半導体層２のCdTe−CdSからなるｐ−ｎ
型ヘテロ接合部も導通する。これに伴ない薄膜半
導体層２のCdS−CdTeからなるｎ−ｐ型ヘテロ
接合部を導通し、ゲート端子１２部は、出力端子
７部と、ほぼ等しい電位に下げられる。こうして
薄膜半導体層１と、薄膜半導体層２とは全て導通
し、入力端子６−出力端子７間は、電流が継続し
て流れる。この際、あらかじめ薄膜半導体層１と
薄膜半導体層２の、ｐ型−ｐ型の接続部１８と、
出力端子７の間に、薄膜コンデンサ１９を設置し
ておくと、初期段階で大電流が流れるため、該サ
イリスタの感応速度が早くなり好ましい。
また、ゲート端子１２を、薄膜半導体層１と、
薄膜半導体層２の、ｐ型−ｐ型の接続部１８に設
け、出力端子７との間に正パルスを加えて、該サ
イリスタをターンオンさせてもよい。
薄膜半導体層２の、ｐ型−ｐ型の接続部１８に設
け、出力端子７との間に正パルスを加えて、該サ
イリスタをターンオンさせてもよい。
本発明の薄膜サイリスタは、積層工程により製
造されるので、製造が容易でしかも任意の形状に
作成が可能であり、しかも安定で信頼性が高い。
また各構成膜を、回路基板に直接積層して設けて
いるので、組み込み工程が不必要であり、作業性
にすぐれるという利点を有している。
造されるので、製造が容易でしかも任意の形状に
作成が可能であり、しかも安定で信頼性が高い。
また各構成膜を、回路基板に直接積層して設けて
いるので、組み込み工程が不必要であり、作業性
にすぐれるという利点を有している。
第１図は、本発明の薄膜型サイリスタの一実施
例の回路図、第２図ａは、該サイリスタの平面
図、第２図ｂは同側面断面図、第２図ｃは同ａに
対応する回路図である。第３図ａおよび第４図ａ
はそれぞれ該サイリスタの他の構成を表わす平面
図、第３図ｂおよび第４図ｂはそれぞれ同側面断
面図。第３図ｃおよび第４図ｃはそれぞれ同ａに
対応する回路図である。 １……ｐ−ｎ−ｐ型薄膜半導体層、２……ｎ−
ｐ−ｎ型薄膜半導体層、３……絶縁基板、４，
５，１１，１３，１８……金属電極、６……入力
端子、７……出力端子、８……ｐ型半導体膜、９
……ｎ型半導体膜、１０ａ，１０ｂ，１０ｃ……
絶縁膜、１２……ゲート端子、１４……ｎ型半導
体膜、１５……ｐ型半導体膜、１６……ｐ型半導
体膜、１７……ｎ型半導体膜、１９……薄膜コン
デンサー。
例の回路図、第２図ａは、該サイリスタの平面
図、第２図ｂは同側面断面図、第２図ｃは同ａに
対応する回路図である。第３図ａおよび第４図ａ
はそれぞれ該サイリスタの他の構成を表わす平面
図、第３図ｂおよび第４図ｂはそれぞれ同側面断
面図。第３図ｃおよび第４図ｃはそれぞれ同ａに
対応する回路図である。 １……ｐ−ｎ−ｐ型薄膜半導体層、２……ｎ−
ｐ−ｎ型薄膜半導体層、３……絶縁基板、４，
５，１１，１３，１８……金属電極、６……入力
端子、７……出力端子、８……ｐ型半導体膜、９
……ｎ型半導体膜、１０ａ，１０ｂ，１０ｃ……
絶縁膜、１２……ゲート端子、１４……ｎ型半導
体膜、１５……ｐ型半導体膜、１６……ｐ型半導
体膜、１７……ｎ型半導体膜、１９……薄膜コン
デンサー。
Claims (1)
- １ 同一の絶縁性基板上に、ｐ−ｎ−ｐ型薄膜半
導体層およびｎ−ｐ−ｎ型薄膜半導体層を積層し
て設け、前記ｐ−ｎ−ｐ型薄膜半導体層のｐ型部
分と、ｎ−ｐ−ｎ型薄膜半導体層のｐ型部分との
間に、さらにｐ−ｎ−ｐ型薄膜半導体層のｎ型部
分と、ｎ−ｐ−ｎ型薄膜半導体層のｎ型部分との
間に接続部を形成し、ｐ−ｎ−ｐ型薄膜半導体層
の接続に供されていないｐ型部分に入力端子を、
そしてｎ−ｐ−ｎ型薄膜半導体層の接続に供され
ていないｎ型部分に出力端子を設け、前記接続部
のいずれか一方にゲート端子を設けてなる薄膜型
サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13402680A JPS5759380A (en) | 1980-09-26 | 1980-09-26 | Thin film type thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13402680A JPS5759380A (en) | 1980-09-26 | 1980-09-26 | Thin film type thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5759380A JPS5759380A (en) | 1982-04-09 |
| JPS637472B2 true JPS637472B2 (ja) | 1988-02-17 |
Family
ID=15118633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13402680A Granted JPS5759380A (en) | 1980-09-26 | 1980-09-26 | Thin film type thyristor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5759380A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS616864A (ja) * | 1984-06-21 | 1986-01-13 | Matsushita Electric Ind Co Ltd | 薄膜光サイリスタ |
| JP3276930B2 (ja) * | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | トランジスタ及び半導体装置 |
-
1980
- 1980-09-26 JP JP13402680A patent/JPS5759380A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5759380A (en) | 1982-04-09 |
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