JP2679712B2

JP2679712B2 - データ転送装置

Info

Publication number: JP2679712B2
Application number: JP63061781A
Authority: JP
Inventors: 和明坂口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-03-17
Filing date: 1988-03-17
Publication date: 1997-11-19
Anticipated expiration: 2012-11-19
Also published as: JPH01236343A

Description

【発明の詳細な説明】〔概要〕ランダム・アクセスによるデータ転送装置に関し、データの発生に要する時間と実際のデータ転送の周期
との差が大きいときに、データを転送するバスを効率よ
く利用することを目的とし、データを高速に転送するデータ高速転送手段と、前記
転送されたデータを蓄積するデータ蓄積手段と、前記デ
ータの転送先のアドレスを転送するアドレス転送手段
と、前記データ蓄積手段に蓄積されたデータのうち、前
記転送されたアドレスに対応するものを読み出す蓄積デ
ータ読み出し手段とを有してなるように構成する。

〔産業上の利用分野〕

本発明は、ランダム・アクセスによるデータ転送装置
に関する。

従来、個々のデータが、それぞれ、ランダムなアドレ
スに転送されるランダム・アクセスによるデータ転送を
行なうデータ転送装置においては、転送すべきデータの
発生に要する時間、あるいは、アドレスの発生に要する
時間と、１回のデータ転送の手順の完了に要する時間と
の差が大きいとき、転送に使用するバスの使用効率が低
下するという問題があった。

そのため、ランダム・アクセスによるデータ転送装置
において、バスの効率的な使用を可能にする技術が要望
されていた。

〔従来の技術、および発明が解決しようとする課題〕

データ転送には、一連のデータを連続するアドレス領
域に順次転送するシーケンシャル・アクセスによる場合
と、個々のデータが、それぞれ、ランダムなアドレスに
転送されるランダム・アクセスによる場合とがある。

後者のランダム・アクセスの場合には、転送先に対し
て、個々のデータと同時に、該データを転送するアドレ
スを送出する必要がある。

しかしながら、一般に、上記のようなデータおよびア
ドレスは、それぞれ、演算等によって求められるため、
次に送出すべき、データおよびアドレスを発生するに要
する時間は、それぞれ異なる。さらに、これらのデータ
およびアドレスを転送された先においても、これらのデ
ータおよびアドレスに対して何らかの処理を行なうこと
が要求される場合がある。１回のデータ転送は、これら
のデータおよびアドレスの発生、そして、上記の転送先
における処理が全て終了して初めて完了する。

したがって、前記のデータおよびアドレスを送出する
周期は、上記の、１回のデータ転送が完了するに要する
時間によって定められる。そのため、上記のデータ、あ
るいは、アドレスの発生が短時間に行なわれ得たとして
も、上記の１回のデータ転送が完了する時間、待たねば
ならない。このことは、データ、あるいは、アドレスの
転送のためのバスを、必要以上に長時間にわたって、少
なくとも間欠的には専有することを意味し、特に、上記
のようなデータの転送に使用するバスが、他の装置をも
接続し、該バスが他の装置によっても使用されるような
システムにおいて、バスの使用効率を低下させることに
なるという問題があった。

本発明は上記の問題点に鑑み、なされたもので、デー
タまたはアドレスの発生に要する時間と実際のデータ転
送の周期との差が大きいときに、データまたはアドレス
を転送するバスを効率よく利用するデータ転送装置を提
供することを目的とするものである。

〔課題を解決するための手段〕

第１図は本発明の第１の形態の基本構成図である。本
図において、１はデータ高速転送手段、２はデータ蓄積
手段、３はアドレス転送手段、そして、４は蓄積データ
読み出し手段である。

データ高速転送手段１は、データを高速に転送する。

データ蓄積手段２は、前記転送されたデータを蓄積す
る。

アドレス転送手段３は、前記データの転送先のアドレ
スを転送する。

蓄積データ読み出し手段４は、前記データ蓄積手段２
に蓄積されたデータのうち、前記転送されたアドレスに
対応するものを読み出す。

第２図は本発明の第２の形態の基本構成図である。本
図において、５はアドレス高速転送手段、６はアドレス
蓄積手段、７はデータ転送手段、そして、８は蓄積アド
レス読み出し手段である。

アドレス高速転送手段５は、アドレスを高速に転送す
る。

アドレス蓄積手段６は、前記転送されたアドレスを蓄
積する。

データ転送手段７は、前記アドレスに対応するデータ
を転送する。

蓄積アドレス読み出し手段８は、前記アドレス蓄積手
段７に蓄積されたアドレスのうち、前記転送されたデー
タに対応するものを読み出す。

第３図は本発明の第３の形態の基本構成図である。本
図において、１はデータ高速転送手段、２はデータ蓄積
手段、５はアドレス高速転送手段、６はアドレス蓄積手
段、そして、９は蓄積アドレス・データ処理手段であ
る。

データ高速転送手段１は、データを高速に転送する。

データ蓄積手段２は、前記転送されたデータを蓄積す
る。

アドレス高速転送手段５は、アドレスを高速に転送す
る。

蓄積アドレス・データ処理手段９は、前記アドレス蓄
積手段６および前記データ蓄積手段２から、それぞれ、
先に蓄積された順にアドレスとデータとを読み出して所
定の処理を行なう。

〔作用〕

本発明の第１の形態は、データの発生に要する時間
が、アドレスの発生に要する時間より小さい、したがっ
て、実際のデータ転送に要する時間より小さい場合に適
用されるもので、短時間で発生したデータは、データ高
速転送手段１によって、アドレスとは独立に高速に転送
される。そして、データ蓄積手段２に蓄積される。

他方、アドレス転送手段３によって、アドレスはデー
タと独立のタイミングで転送される。アドレスが転送さ
れてくる毎に、蓄積データ読み出し手段４は、前記デー
タ蓄積手段２に蓄積されたデータのうち、上記転送され
たアドレスに対応するものを読み出す。

したがって、データを転送するバスにおいては、アド
レスの発生を待つことなくデータが転送されるので、デ
ータの転送が、したがって、データを転送するバスの専
有が短時間で終了し、データを転送するバスの他の装置
による使用のためのマージンが大きくなる。すなわち、
データを転送するバスの使用効率が向上する。

本発明の第２の形態は、アドレスの発生に要する時間
が、データの発生に要する時間より小さい、したがっ
て、実際のデータ転送に要する時間より小さい場合に適
用されるもので、短時間で発生したアドレスは、アドレ
ス高速転送手段５によって、データとは独立に高速に転
送される。そして、アドレス蓄積手段６に蓄積される。

他方、データ転送手段７によって、データはアドレス
と独立のタイミングで転送される。データが転送されて
くる毎に、蓄積アドレス読み出し手段４は、前記アドレ
ス蓄積手段２に蓄積されたアドレスのうち、上記転送さ
れたデータに対応するものを読み出す。

したがって、アドレスを転送するバスにおいては、デ
ータの発生を待つことなくアドレスが転送されるので、
アドレスを転送するバスの他の装置による使用のための
マージンが大きくなる。すなわち、アドレスを転送する
バスの使用効率が向上する。

本発明の第３の形態は、アドレスの発生に要する時
間、およびデータの発生に要する時間が、それぞれ、該
データの転送先において先のデータおよびアドレスを受
けてから次のデータおよびアドレスを受け得る状態にな
るまでの処理時間より小さい、したがって、実際のデー
タ転送の周期より小さい場合に適用されるもので、短時
間で発生したアドレスおよびデータは、それぞれ、アド
レス高速転送手段５、およびデータ高速転送手段１によ
って、互いに独立に高速に転送される。そして、それぞ
れ、アドレス蓄積手段６、およびデータ蓄積手段２に蓄
積される。

蓄積アドレス・データ処理手段９は、先に読み出した
アドレスおよびデータの処理が終了すると、前記アドレ
ス蓄積手段６および前記データ蓄積手段２から、それぞ
れ、該処理が終了したアドレスおよびデータの次に先に
蓄積されたアドレスとデータとを読み出して、これらに
対して所定の処理を行なう。

したがって、アドレスを転送するバス、およびデータ
を転送するバスの、それぞれにおいて、アドレス、およ
び、データの転送先における処理の終了を待つことな
く、次のアドレス、およびデータが転送されるので、ア
ドレスを転送するバス、およびデータを転送するバス、
それぞれの他の装置による使用のためのマージンが大き
くなる。すなわち、アドレスを転送するバス、およびデ
ータを転送するバス、それぞれの使用効率が向上する。

〔実施例〕

第４図は、本発明の実施例として、画像処理装置にお
いて、ベクトル描画データおよび描画アドレスを発生す
るベクトル描画データ発生部100から画像メモリ部200
に、該ベクトル描画データおよび描画アドレスを転送し
てビットマップ対応にベクトル描画データを書き込むた
めの構成を示すものである。

画像データを画像メモリに書き込む場合に、矩形領域
の全画素のデータをラスター・スキャンにより転送して
書き込む場合には、初めに先頭のアドレスを与えれば後
続するアドレスは単なるインクリメント動作によって画
像メモリ側にて発生することができるため、データは同
期バスによってクロックに同期させて次々に転送するこ
とができ、高速なデータ転送が可能である。

ところが、ベクトル描画を行なう場合には画像メモリ
に対するランダム・アクセスによって各画素の画像デー
タを転送するため、各画素の描画アドレスを転送する必
要があり、アドレスの計算に時間がかかる。さらに、例
えば、各画素のデータが１バイトの長さで表され、デー
タが32ビット幅で転送されるとすると、１度に４画素分
のデータが転送されるため、これらの４画素のうち、実
際にアクセスしたい画素のデータのみを画像メモリに書
き込むための処理（リード・モディファイ・ライト）の
ためにも時間を要する。すなわち、画像メモリにおいて
各画素をアクセスするに要する時間が長くなる。そのた
め、前述のような同期バスによる高速のデータ転送のメ
リットを生かすことができないという問題があった。

第６図は、従来の同期バスを用いたベクトル描画デー
タの画像メモリへの転送のタイミングを示す図である。
上述のような長いアクセス時間のために、データはクロ
ックの各周期毎に転送することができない。

第４図の構成において、100は前記ベクトル描画デー
タ発生部、200は画像メモリ部、10はデータ同期バス、
そして、30はアドレス非同期バスである。

データ同期バス10は、前記ベクトル描画データ発生部
100から画像データ部200へ各画素のベクトル描画データ
をクロックに同期させて転送するためのバスである。

アドレス非同期バス30は、上記各画素のアドレスを前
記ベクトル描画データ発生部100から画像データ部200へ
クロックに同期させずに転送するためのバスである。

ベクトル描画データ発生部100は、データ発生部60、
アドレス発生回路70、バス制御回路11および31、レング
ス・カウンタ12および32を有する。

データ発生部60は、前記のようなベクトル描画を行な
う各画素のデータを発生する部分である。アドレス発生
回路70は、上記各画素のデータを転送すべき画像メモリ
上の、ビットマップ対応のアドレスを計算して発生する
部分である。

レングス・カウンタ12は、データ同期バスを介して転
送したデータの数をカウントするもので、初めに、デー
タ発生部60によってベクトル描画データの長さを設定さ
れ、以後、データを転送する毎にバス制御回路11により
カウントダウンされる。

バス制御回路11は、データ同期バス10を介して、デー
タを転送するための制御を行なう部分で、後述する画像
メモリ部200のバス制御回路13との間で制御信号のやり
とりを行なうものである。バス制御回路11は上記のレン
グス・カウンタ12のカウントが０になると、データ同期
バス10の図示しない制御信号線上に後述するデータ・エ
ンド信号を出力し、該データ同期バス10を開放する。

レングス・カウンタ32は、アドレス非同期バス30を介
して転送したアドレスの数をカウントするもので、初め
に、アドレス発生回路70によってベクトル描画データの
長さを設定され、以後、アドレスを転送する毎にバス制
御回路31によりカウントダウンされる。

バス制御回路31は、アドレス非同期バス30を介して、
アドレスを転送するための制御を行なう部分で、後述す
る画像メモリ部200のバス制御回路33との間で制御信号
をやりとりを行なうものである。バス制御回路31は上記
のレングス・カウンタ32のカウントが０になると、全て
の処理を終了する。

前記画像メモリ部200は、FIFOメモリ回路20、画像メ
モリ50、メモリ・コントロール回路40、アドレス・バッ
ファ34、および、前記バス制御回路13および33を有して
なる。

FIFOメモリ回路20は、前記の第１図の構成におけるデ
ータ蓄積手段２に対応するものであって、前記のデータ
同期バス10を介して転送されたデータを順に記憶し、後
述するメモリ・コントロール回路40の制御によって、先
に記憶するしたものから順に読み出される。

バス制御回路13は、前記のベクトル描画データ発生部
100のバス制御回路11との間で制御信号のやりとりを行
なって、データの転送の制御を行なう部分である。も
し、前記FIFOメモリ回路20の容量が一杯になったなら
ば、該バス制御回路13はデータの転送を停止させる。

バス制御回路33は、前記のベクトル描画データ発生部
100のバス制御回路31との間で制御信号のやりとりを行
なって、アドレスの転送の制御を行なう部分である。

アドレス・バッファ34には、アドレス非同期バス30を
介して転送されたアドレスを一旦保持する。

画像メモリ50は、ベクトル描画データを書き込むビッ
トマップ対応のメモリである。

メモリ・コントロール回路40は、前記の第１図の構成
における蓄積データ読み出し手段４に対応するものであ
って、転送されたアドレスが前記アドレス・バッファ34
に入力されると、前記FIFOメモリ20に記憶されるデータ
のうち、最も先に入力されたデータ、すなわち、該アド
レスに対応するデータを読み出して画像メモリ50の該ア
ドレスにより指定される箇所に書き込む。

以上の構成による動作のタイミングは、第５図に示さ
れている。

時刻t₁においてバス制御回路11がデータ同期バス10の
支配権を得ると、BUZY信号が有効となる（立ち上が
る）。そして次のクロックの立ち下がりのタイミング、
時刻t₂より、データ同期バス10上に、クロックに同期し
てデータを出力し始める。このとき、バス制御回路11は
データ・イネーブル信号を有効とする。

第４図のバス制御回路13は上記の有効なデータ・イネ
ーブル信号を検出してデータの転送を認識し、データ同
期バス10上に出力されたデータを上記クロックに同期し
てFIFOメモリ回路20に入力する。

他方、バス制御回路31は、時刻t₃よりアドレス非同期
バス30上に最初のデータ（０）に対応するアドレスを出
力する。このとき、バス制御回路31は、また、アドレス
・イネーブル信号を有効にする。

時刻t₄にて、アドレス・バッファ34に上記のアドレス
を入力すると同時に、バス制御回路31は、アドレスACK
信号を有効にする。バス制御回路13は、該有効なアドレ
スACK信号を検出すると、時刻t₅にて前記最初のデータ
（０）に対応するアドレス、および、有効なアドレス・
イネーブル信号の出力を停止する。

時刻t₆にて、レングス・カウンタ12において設定され
ていたベクトル描画データの長さ分のデータを転送した
ことを検出すると、データ・エンド信号を有効にする。
バス制御回路13は該有効なデータ・エンド信号を検出す
ると、FIFOメモリ回路20へのデータ入力を停止する。

時刻t₇にて、上記のベクトル描画データのデータを全
て出力し終えると、バス制御回路11は前記の有効なデー
タ・イネーブル信号の出力を停止し、また、前記の有効
なBUZY信号の出力をも停止する。

時刻t₈にて、アドレス発生回路70において、２番目の
データ（１）に対するアドレスの計算が完了して該アド
レスが出力され、また、バス制御回路31より有効なアド
レス・イネーブル信号が出力される。

時刻t₉にて、アドレス・バッファ34に上記のアドレス
を入力すると、バス制御回路31は、アドレスACK信号を
有効にする。バス制御回路13は、該有効なアドレスACK
信号を検出すると、時刻t₁₀にて前記２番目のデータ
（１）に対応するアドレス、および、有効なアドレス・
イネーブル信号の出力を停止する。

このように、第４図の構成によれば、アドレスの発生
に要する時間、あるいは、転送先における処理時間に無
関係に、ベクトル描画データは、同期バスによりクロッ
クに同期して高速に転送される。そして、所定の長さの
データの転送が終了すると、該データを転送した同期バ
スは開放されて、該同期バスに接続される他の装置によ
って使用されることが可能となる。したがって、該同期
バスを有効に利用することができる。

以上述べた第４図の構成は、前述の本発明の第１の形
態に対する実施例を示すものである。

前述の本発明の第２の形態に対する実施例について
は、第４図の構成において、アドレス・バッファ34の部
分をFIFOメモリ回路で置き換え、FIFOメモリ回路20をデ
ータ・バッファ回路で置き換え、さらに、前述のバス制
御回路11および13の役割と、バス制御回路31および33の
役割とを、それぞれ置き換え、そして、データ同期バス
10を非同期バスに置き換え、アドレス非同期バス30を同
期バスに置き換えることにより実現される。

このようにすれば、データの発生に要する時間、ある
いは、転送先における処理時間に無関係に、ベクトル描
画データのアドレスは、同期バスによりクロックに同期
して高速に転送される。そして、所定の長さのデータに
対応するアドレスの転送が終了すると、該アドレスを転
送した同期バスは開放されて、該同期バスに接続される
他の装置によって使用することが可能となる。したがっ
て、該同期バスを有効に利用することができる。

また、前述の本発明の第３の形態の実施例について
は、第４図の構成において、例えば、メモリ・コントロ
ール回路40の部分において、転送されてきたアドレス、
あるいは、データに対して、処理時間を要する特別な処
理を行なうように定められているような場合において、
アドレス・バッファ34の部分をFIFOメモリ回路で置き換
え、前述のバス制御回路31および33もまたバス制御回路
11および13と同様の役割するようなものに置き換え、さ
らに、アドレス非同期バス30を同期バスに置き換えるこ
とにより実現される。

このようにすれば、ベクトル描画データのアドレス
は、データの発生に要する時間、あるいは、転送先にお
ける処理時間に無関係に、同期バスによりクロックに同
期して高速に転送される。そして、所定の長さのデータ
に対応するアドレスの転送が終了すると、該アドレスを
転送した同期バスは開放されて、該同期バスに接続され
る他の装置によって使用することが可能となる。また、
ベクトル描画データは、アドレスの発生に要する時間、
あるいは、転送先における処理時間に無関係に、同期バ
スによりクロックに同期して高速に転送される。そし
て、所定の長さのデータの転送が終了すると、該データ
を転送した同期バスは開放されて、該同期バスに接続さ
れる他の装置によって使用することが可能となる。した
がって、これらの同期バスは、それぞれ有効に利用する
ことができる。

〔発明の効果〕

本発明によれば、データ、またはアドレスの発生に要
する時間と実際のデータ転送の周期との差が大きいとき
に、データ、またはアドレスを転送するバスを効率よく
利用するデータ転送装置を提供することができる。

【図面の簡単な説明】

第１図は本発明の第１の形態の基本構成図、第２図は本発明の第２の形態の基本構成図、第３図は本発明の第３の形態の基本構成図、第４図は本発明の第１の形態の実施例の構成図、第５図は第４図の構成のタイミング図、そして第６図は従来のベクトル描画データの転送のタイミング
図である。〔符号の説明〕１……データ高速転送手段、２……データ蓄積手段、３……アドレス転送手段、４……蓄積データ読み出し手段、５……アドレス高速転送手段、６……アドレス蓄積手段、７……データ転送手段、８……蓄積アドレス読み出し手段、９……蓄積アドレス・データ処理手段、 10……データ同期バス、 11,13,31,33……バス制御回路、 12,32……レングス・カウンタ、 20……FIFOメモリ回路、 30……アドレス非同期バス、 34……アドレス・バッファ、 40……メモリ・コントロール回路、 50……画像メモリ、60……データ発生部、 70……アドレス発生回路、 100……ベクトル描画データ発生部、 200……画像メモリ部。

Claims

(57)【特許請求の範囲】

【請求項１】データを高速に転送するデータ高速転送手
段（１）と、前記転送されたデータを蓄積するデータ蓄積手段（２）
と、前記データの転送先のアドレスを転送するアドレス転送
手段（３）と、前記データ蓄積手段（２）に蓄積されたデータのうち、
前記転送されたアドレスに対応するものを読み出す蓄積
データ読み出し手段（４）とを有してなることを特徴と
するデータ転送装置。
【請求項２】アドレスを高速に転送するアドレス高速転
送手段（５）と、前記転送されたアドレスを蓄積するアドレス蓄積手段
（６）と、前記アドレスに対応するデータを転送するデータ転送手
段（７）と、前記アドレス蓄積手段（７）に蓄積されたアドレスのう
ち、前記転送されたデータに対応するものを読み出す蓄
積アドレス読み出し手段（８）とを有してなることを特
徴とするデータ転送装置。
【請求項３】データを高速に転送するデータ高速転送手
段（１）と、アドレスを高速に転送するアドレス高速転送手段（５）
と、前記転送されたデータを蓄積するデータ蓄積手段（２）
と、前記転送されたアドレスを蓄積するアドレス蓄積手段
（６）と、前記アドレス蓄積手段（６）および前記データ蓄積手段
（２）から、それぞれ、先に蓄積された順にアドレスと
データとを読み出して所定の処理を行なう蓄積アドレス
・データ処理手段（９）とを有してなることを特徴とす
るデータ転送装置。