JP2677747B2 - 高電圧スイッチ回路 - Google Patents

高電圧スイッチ回路

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、半導体メモリ装置に用いられる回路保護に適
した高電圧スイッチ回路に関する。
【０００２】
【従来の技術】例えば半導体メモリ装置のうち、ＥＥＰ
ＲＯＭ（電気的消去可能でプログラム可能なリードオン
リメモリ）等の場合、プログラム（データ書込み）又は
消去のときにメモリ装置内部のポンプ回路から高電圧が
発生されるようになっているが、このとき、ポンプ回路
に接続されているスイッチトランジスタの高電圧による
破損が深刻な問題となっている。
【０００３】図５は、このようなメモリ装置に用いられ
る高電圧スイッチ回路の従来例を示す。図示のように、
信号を中継するＮＡＮＤゲート１０と、ＮＡＮＤゲート
１０の出力端とノード１１との間にチャネルが接続さ
れ、高電圧からＮＡＮＤゲート１０の出力端を遮断する
デプレッション形トランジスタ１２と、ノード１１に直
結された電圧出力端に接続されて、制御信号が論理“ロ
ウ”なら高電圧を出力し、論理“ハイ”なら接地電圧を
出力する高電圧ポンプ回路部１４とから構成されてい
る。高電圧ポンプ回路部１４は、高電圧（Ｖｐｐ）端と
ノード２２との間にチャネルが接続され、ノード１１に
ゲートが接続されたＮＭＯＳトランジスタ１６と、ノー
ド２２からノード１１へ通電を行うＭＯＳダイオード、
すなわちノード２２とノード１１との間にチャネルが接
続され、ノード２２にゲートが接続されたＮＭＯＳトラ
ンジスタ１８と、結合キャパシタ、すなわちノード２２
にゲートが接続され、チャネルの両端が共通接続された
ＮＭＯＳトランジスタ２５とから構成される。
【０００４】この図５の回路は、外部からＶｐｐ端に高
電圧Ｖｐｐが印加され、ＮＡＮＤゲート１０の一方の入
力であるφＤが論理“ハイ”、デプレッション形トラン
ジスタ１２のゲート入力であるφＰが論理“ロウ”で入
力され、第３ＮＭＯＳトランジスタ２５の入力φが一定
周期で振動し、この条件下でＮＡＮＤゲート１０の他方
の入力である制御信号が論理“ハイ”で入力されるとＮ
ＡＮＤゲート１０の出力信号は接地電圧になる。これに
よりノード１１も接地電圧になる。一方、制御信号が論
理“ロウ”で入力されるとＮＡＮＤゲート１０の出力信
号は論理“ハイ”になり、デプレッション形トランジス
タ１２の導通によりノード１１は論理“ハイ”に上昇す
る。したがってＮＭＯＳトランジスタ１６が導通可能に
なり高電圧ポンプ回路部１４が動作し、ノード１１すな
わち電圧出力端の電圧はＶｃｃ以上に上昇する。
【０００５】このとき、デプレッション形トランジスタ
１２は、ＮＡＮＤゲート１０の出力信号の論理“ハイ”
の電圧とノード１１の高電圧との間を電気的に分離する
役割をもつ。したがって、デプレッション形トランジス
タ１２のゲートには必ず接地電圧が印加されなければな
らない。もし、ゲートに電源電圧が印加されると、高電
圧と電源電圧（Ｖｃｃ）とが相互に電荷を分配してしま
うので電圧出力端から高電圧が出力されないことにな
る。
【０００６】上記のように、高電圧スイッチ回路の動作
時にデプレッション形トランジスタ１２のゲートには接
地電圧が印加されるので、電圧出力端が高電圧に上昇す
るときゲートとドレインとに生じる電界によって絶縁破
壊が発生する。そのため、電圧出力端から出力される電
圧をある程度までしか高くできないという問題点があっ
た。しかも、この問題点を製造工程を通して解決しよう
とすると、半導体素子の大形化を避けられず、結果的に
高集積化に影響することになる。
【０００７】
【発明が解決しようとする課題】したがって本発明の目
的は、電圧出力端から希望通りの高電圧を得ることがで
きる高電圧スイッチ回路を提供することにある。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために本発明による高電圧スイッチ回路は、入力され
る信号を中継するバッファ手段と、該バッファ手段の出
力信号に応じて所定の電圧を出力する高電圧ポンプ回路
と、バッファ手段の出力信号が電源電圧のレベルで、高
電圧ポンプ回路の出力電圧が高電圧のレベルである場合
に、バッファ手段と高電圧ポンプ回路との間を電気的に
分離するデカップリング手段とを備えた高電圧スイッチ
回路において、デカップリング手段は、相互に直列接続
され、各ゲートに電源電圧が印加されるエンハンスメン
ト形トランジスタとデプレッション形トランジスタとを
備えてなることを特徴としている。
【０００９】このように、デカップリング手段として、
直列接続され、各ゲートに電源電圧が印加されるデプレ
ッション形トランジスタとエンハンスメント形トランジ
スタとを備えることで、高電圧が出力されるときのゲー
トとドレインとの間の電界の強さを緩和させられ、ブレ
ークダウン電圧を高くできる。したがってより高電圧を
出力することが容易に可能となる。
【００１０】また、入力される信号を中継するバッファ
手段と、該バッファ手段の出力信号に応じて所定の電圧
を出力する高電圧ポンプ回路と、バッファ手段の出力信
号が電源電圧のレベルで、高電圧ポンプ回路の出力電圧
が高電圧のレベルである場合に、バッファ手段と高電圧
ポンプ回路との間を電気的に分離するデカップリングト
ランジスタとを備えた高電圧スイッチ回路において、デ
カップリングトランジスタのソース近傍のチャネル領域
とドレイン近傍のチャネル領域とが異なる導電形とされ
ていることを特徴とする。
【００１１】このようにすることで、一つのチャネル領
域に同時にデプレッション形、エンハンスメント形のト
ランジスタを形成できるので、メモリ装置の集積度に影
響を与えることなくより高い高電圧を出力できる高電圧
スイッチ回路を提供できるようになる。
【００１２】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。図１は本発明による高電圧ス
イッチ回路の実施例を示す回路図である。入力される制
御信号を中継するインバータ３０と、インバータ３０の
出力信号に応じて高電圧又は接地電圧を維持する高電圧
ポンプ回路４０と、入力される制御信号が論理“ロウ”
であるとき、電源電圧のレベルとなるインバータ３０の
出力端と高電圧のレベルとなる電圧出力端とを電気的に
分離するためのデカップリング手段５０とから構成され
ている。このうち、デカップリング手段５０は、直列接
続されたエンハンスメント形とデプレッション形のトラ
ンジスタ３４、３６から構成されている。そして、高電
圧スイッチ回路４０の動作時、Ｖｐｐ端に外部から高電
圧Ｖｐｐが印加され、信号φは一定の周期で振動する。
尚、この実施例では、バッファ手段としてインバータ３
０を用いているが、これはメモリ装置の都合により上記
従来例のようにＮＡＮＤゲートとしても、あるいはＮＯ
Ｒゲートとしてもよい。
【００１３】このような条件下で、インバータ３０に入
力される制御信号が論理“ハイ”になると、ノード３
１、３２、３３は論理 “ロウ”となり、Ｖｐｐ端に接
続されたトランジスタ４５が非導通とされ、高電圧ポン
プ回路４０は動作しない。一方、インバータ３０に入力
される制御信号が論理“ロウ”になると、ノード３１が
論理“ハイ”となり、ノード３２は、電源電圧Ｖｃｃか
らエンハンスメント形トランジスタ３４のしきい電圧Ｖ
TE程降下した電圧状態、Ｖｃｃ−ＶTEになる。したがっ
てこの電圧Ｖｃｃ−ＶTEによって高電圧ポンプ回路４０
が動作し、電圧出力端、すなわちノード３３は電源電圧
Ｖｃｃ以上に上昇する。このとき、高電圧レベルのノー
ド３３と電源電圧レベルのノード３１とはエンハンスメ
ント形トランジスタ３４によって電気的に分離される。
【００１４】図２は、このようなデカップリング手段５
０、すなわちエンハンスメント形とデプレッション形の
トランジスタ３４、３６のレイアウト図である。半導体
基板の所定の領域に形成された素子領域６０と、素子領
域６０の上部で所定の方向に伸張され、ゲートとして利
用される多結晶シリコン層６２と、素子領域６０内の多
結晶シリコン層６２が形成された領域に所定の部分オー
バーラップして形成されたデプレッション形トランジス
タ用チャネルイオン注入領域６４とを示す。
【００１５】図３は図２のＡ−Ａ′線に沿う断面図であ
る。フィールド酸化膜７０によって限定された素子領域
６０内にチャネル領域によって相互に離隔するように形
成されたソース６６及びドレイン６８と、チャネル領域
の上部に形成されゲートとなる多結晶シリコン層６２と
を示している。チャンネル領域内にはデプレッション形
トランジスタ３６と、エンハンスメント形トランジスタ
３４が同時に形成されていることが分かる。
【００１６】図４は、トランジスタのブレークダウン電
圧の特性比較図で、ドレイン−ソース間の電流Ｉｄｓを
縦軸に、ドレイン−ソース間の電圧Ｖｄｓを横軸にとっ
ている。曲線７１は、ゲート及びソースに接地電圧が印
加されたエンハンスメント形のＮＭＯＳトランジスタの
特性曲線、曲線７３は、ゲートに電源電圧が印加され、
ソースがフローティングとされたエンハンスメント形の
ＮＭＯＳトランジスタの特性曲線、曲線７５は、ゲート
に接地電圧、ソースに電源電圧が印加されたデプレッシ
ョン形のＮＭＯＳトランジスタの特性曲線、そして曲線
７７は、実施例のようにしてゲートに電源電圧が印加さ
れ、ソースがフローティングとされたデプレッション形
トランジスタの特性曲線である。同図より分かるよう
に、実施例のようにされたトランジスタのブレークダウ
ン電圧が一番高くなる。
【００１７】
【発明の効果】以上述べてきたように本発明による高電
圧スイッチ回路は、電圧出力端の高電圧とバッファ手段
の出力信号の電圧とを電気的に分離するためのデカップ
リング手段として、チャネルが直列連結されたエンハン
スメント形とデプレッション形のトランジスタを形成
し、その共通のゲートに電源電圧を印加するようにした
ことで、電圧出力端の電圧が高電圧とされるときにデカ
ップリング手段のトランジスタのゲートとドレインとに
生じる電界が緩和されるようになっている。これによ
り、トランジスタのブレークダウン電圧が高くなり、高
電圧スイッチ回路の電圧出力端から希望通りの高電圧を
得られるようになる。しかも、エンハンスメント形とデ
プレッション形のトランジスタを一つのチャネル領域内
に同時に形成するようにしているので、メモリ装置のレ
イアウトに与える影響もほとんどなく、高集積化に非常
に有利である。したがって、従来より狭い面積内で従来
より高い高電圧を出力できる高電圧スイッチ回路を実現
できるという優れた効果がある。
【図面の簡単な説明】
【図１】本発明による高電圧スイッチ回路の実施例を示
す回路図。
【図２】図１のデカップリング手段のトランジスタのレ
イアウト図。
【図３】図２のＡ−Ａ′線に沿った断面図。
【図４】トランジスタのブレークダウン電圧の特性比較
図。
【図５】従来の高電圧スイッチ回路の一例を示す回路
図。
【符号の説明】
３０ インバータ（バッファ手段） ３１、３２、３３ ノード ３４ エンハンスメント形トランジスタ ３６ デプレッション形トランジスタ ４０ 高電圧ポンプ回路 ５０ デカップリング手段 ６０ 素子領域 ６２ 多結晶シリコン層（ゲート） ６４ デプレッション形トランジスタ用チャネルイオン
注入領域 ６６ ソース ６８ ドレイン

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力される信号を中継するバッファ手段
    と、該バッファ手段の出力信号に応じて所定の電圧を出
    力する高電圧ポンプ回路と、バッファ手段の出力信号が
    電源電圧のレベルで、高電圧ポンプ回路の出力電圧が高
    電圧のレベルである場合に、バッファ手段と高電圧ポン
    プ回路との間を電気的に分離するデカップリング手段と
    を備えた高電圧スイッチ回路において、 デカップリング手段は、相互に直列接続され、各ゲート
    に電源電圧が恒常印加されるエンハンスメント形トラン
    ジスタとデプレッション形トランジスタとを備えてなる
    ことを特徴とする高電圧スイッチ回路。
  2. 【請求項２】 バッファ手段は、インバータ、ＮＡＮＤ
    ゲート、又はＮＯＲゲートのいずれかである請求項１に
    記載の高電圧スイッチ回路。
  3. 【請求項３】 エンハンスメント形トランジスタとデプ
    レッション形トランジスタとは、共通のゲートの下部で
    相互に隣接するチャネル領域を有してなる請求項１に記
    載の高電圧スイッチ回路。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4128763B2 (ja) 2000-10-30 2008-07-30 株式会社東芝 電圧切り替え回路
KR100725993B1 (ko) * 2005-12-28 2007-06-08 삼성전자주식회사 누설 전류를 방지하는 로우 디코더 회로 및 이를 구비하는반도체 메모리 장치
JP4909647B2 (ja) 2006-06-02 2012-04-04 株式会社東芝 不揮発性半導体記憶装置
KR20150121288A (ko) * 2014-04-17 2015-10-29 에스케이하이닉스 주식회사 고전압 스위치 회로 및 이를 포함하는 비휘발성 메모리

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5541030B2 (ja) * 1972-02-09 1980-10-21
US4511811A (en) * 1982-02-08 1985-04-16 Seeq Technology, Inc. Charge pump for providing programming voltage to the word lines in a semiconductor memory array
JPS58151124A (ja) * 1982-03-04 1983-09-08 Ricoh Co Ltd レベル変換回路
US4672241A (en) * 1985-05-29 1987-06-09 Advanced Micro Devices, Inc. High voltage isolation circuit for CMOS networks
US4689495A (en) * 1985-06-17 1987-08-25 Advanced Micro Devices, Inc. CMOS high voltage switch
JPH0748310B2 (ja) * 1987-04-24 1995-05-24 株式会社東芝 半導体集積回路
US4888738A (en) * 1988-06-29 1989-12-19 Seeq Technology Current-regulated, voltage-regulated erase circuit for EEPROM memory
US5039882A (en) * 1988-10-15 1991-08-13 Sony Corporation Address decoder circuit for non-volatile memory

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Publication number Publication date
DE4242801C2 (de) 2000-02-10
GB2262850A (en) 1993-06-30
IT1256217B (it) 1995-11-29
TW209926B (ja) 1993-07-21
ITMI922927A0 (it) 1992-12-22
JPH05259473A (ja) 1993-10-08
DE4242801A1 (ja) 1993-07-01
GB2262850B (en) 1996-04-17
KR940008206B1 (ko) 1994-09-08
FR2685807A1 (fr) 1993-07-02
ITMI922927A1 (it) 1994-06-22
FR2685807B1 (fr) 1995-11-03
GB9226862D0 (en) 1993-02-17
KR930014615A (ko) 1993-07-23

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