JP2668043B2 - 保護絶縁膜を有する半導体装置，その製造方法およびその製造装置 - Google Patents
保護絶縁膜を有する半導体装置，その製造方法およびその製造装置Info
- Publication number
- JP2668043B2 JP2668043B2 JP2146973A JP14697390A JP2668043B2 JP 2668043 B2 JP2668043 B2 JP 2668043B2 JP 2146973 A JP2146973 A JP 2146973A JP 14697390 A JP14697390 A JP 14697390A JP 2668043 B2 JP2668043 B2 JP 2668043B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon oxide
- oxide film
- semiconductor device
- insulating film
- protective insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般に半導体装置に関するものであり、
より特定的には、素子が水分、応力等の外部環境により
変化を起こさないようにするために素子表面部に保護絶
縁膜が被覆されてなる半導体装置に関するものである。
この発明は、さらにそのような半導体装置の製造方法に
関するものである。また、この発明は、そのような半導
体装置の製造装置に関するものである。
より特定的には、素子が水分、応力等の外部環境により
変化を起こさないようにするために素子表面部に保護絶
縁膜が被覆されてなる半導体装置に関するものである。
この発明は、さらにそのような半導体装置の製造方法に
関するものである。また、この発明は、そのような半導
体装置の製造装置に関するものである。
［従来の技術］ 半導体装置は、通常、半導体基板上に素子が形成され
た後、素子が水分・応力等の外部環境により変化を起こ
さないようにするために、素子表面部に保護絶縁膜が被
覆され、さらに、モールド樹脂パッケージやセラミック
・パッケージに収められる。
た後、素子が水分・応力等の外部環境により変化を起こ
さないようにするために、素子表面部に保護絶縁膜が被
覆され、さらに、モールド樹脂パッケージやセラミック
・パッケージに収められる。
第９図は、従来のモールド樹脂封止型パッケージの半
導体装置の断面図である。第10図は、第９図におけるＡ
部分の拡大図である。
導体装置の断面図である。第10図は、第９図におけるＡ
部分の拡大図である。
第９図を参照して、チップ21がダイパッド部23aの上
に載置されている。チップ21には、素子が形成されてい
る。チップ21の電極とリード部23bは、ボンディングワ
イヤ24によって電気的に接続されている。ダイパッド部
23aとリード部23bとを併せて、リードフレーム23と呼ば
れている。チップ21の上には、保護絶縁膜５が形成され
ている。チップ21は、モールド樹脂封止材25によって封
止されている。
に載置されている。チップ21には、素子が形成されてい
る。チップ21の電極とリード部23bは、ボンディングワ
イヤ24によって電気的に接続されている。ダイパッド部
23aとリード部23bとを併せて、リードフレーム23と呼ば
れている。チップ21の上には、保護絶縁膜５が形成され
ている。チップ21は、モールド樹脂封止材25によって封
止されている。
第10図を参照して、上述のチップの構造をさらに詳細
に説明する。ここでは、DRAM（Dynamic Random Acces
s Memory）デバイスを例にとり説明する。シリコン半
導体基板１の表面に、DRAM素子２（スタックセル）が形
成されている。DRAM素子２上には、第１の絶縁膜３が堆
積されている。第１の絶縁膜３の上には、第１の配線４
が形成されている。第１の配線４を覆うように、保護絶
縁膜５が堆積されている。保護絶縁膜５には、ボンディ
ングパッド部６を露出させるための開口部5aが設けられ
ている。ボンディングパッド６には、外部リード23bと
第１の配線４を接続するためのボンディングワイヤ24が
接続されている。
に説明する。ここでは、DRAM（Dynamic Random Acces
s Memory）デバイスを例にとり説明する。シリコン半
導体基板１の表面に、DRAM素子２（スタックセル）が形
成されている。DRAM素子２上には、第１の絶縁膜３が堆
積されている。第１の絶縁膜３の上には、第１の配線４
が形成されている。第１の配線４を覆うように、保護絶
縁膜５が堆積されている。保護絶縁膜５には、ボンディ
ングパッド部６を露出させるための開口部5aが設けられ
ている。ボンディングパッド６には、外部リード23bと
第１の配線４を接続するためのボンディングワイヤ24が
接続されている。
次に、第10図に示すDRAMデバイスの製造方法を、第11
A図〜第11F図を参照しながら、説明する。
A図〜第11F図を参照しながら、説明する。
なお、配線構造としては、多結晶シリコン配線、高融
点金属シリサイド配線、高融点金属配線、アルミ配線な
どからなる多層配線構造が一般的であるが、ここでは、
話を簡単にするために、配線構造は単層とし、第10図に
おける第１の配線４がアルミ配線である場合について説
明する。
点金属シリサイド配線、高融点金属配線、アルミ配線な
どからなる多層配線構造が一般的であるが、ここでは、
話を簡単にするために、配線構造は単層とし、第10図に
おける第１の配線４がアルミ配線である場合について説
明する。
第11A図を参照して、シリコン半導体基板１の表面
に、素子分離用酸化膜301、トランスファゲート電極30
2、不純物拡散層303、ワード線304、記憶ノード305、キ
ャパシタ絶縁膜306およびセルプレート307から構成され
たDRAM素子（スタックセル）２を形成する。
に、素子分離用酸化膜301、トランスファゲート電極30
2、不純物拡散層303、ワード線304、記憶ノード305、キ
ャパシタ絶縁膜306およびセルプレート307から構成され
たDRAM素子（スタックセル）２を形成する。
次に、第11B図を参照して、DRAM素子２の形成された
シリコン半導体基板１の上に第１の絶縁膜３を堆積す
る。その後、第１の絶縁膜３中に、写真製版とエッチン
グ法を用いて、所望の部分にコンタクト孔308を形成す
る。次に、ビット線として、第１の配線４であるアルミ
配線を形成する。アルミ配線４はボンディングパッド部
６を含む。
シリコン半導体基板１の上に第１の絶縁膜３を堆積す
る。その後、第１の絶縁膜３中に、写真製版とエッチン
グ法を用いて、所望の部分にコンタクト孔308を形成す
る。次に、ビット線として、第１の配線４であるアルミ
配線を形成する。アルミ配線４はボンディングパッド部
６を含む。
第11C図を参照して、第１の配線４を覆うように、シ
リコン半導体基板１の上に、たとえば、シラン（SiH4）
と亜酸化窒素（N2O）ガスを用い、300〜400℃の膜堆積
温度で、プラズマを用いた化学気相成長法（CVD法）に
より、保護絶縁膜５であるシリコン酸化膜を堆積する。
リコン半導体基板１の上に、たとえば、シラン（SiH4）
と亜酸化窒素（N2O）ガスを用い、300〜400℃の膜堆積
温度で、プラズマを用いた化学気相成長法（CVD法）に
より、保護絶縁膜５であるシリコン酸化膜を堆積する。
第11D図を参照して、写真製版およびエッチング法を
用いて、保護絶縁膜５中に、ワイヤボンディングを行な
うためのボンディングパッド部６を露出させるための開
口部5aを形成する。
用いて、保護絶縁膜５中に、ワイヤボンディングを行な
うためのボンディングパッド部６を露出させるための開
口部5aを形成する。
第９図および第11E図を参照して、素子の形成された
半導体基板１をダイシングにより、半導体チップ21とし
て切り出す。その後、半導体チップ21を、リードフレー
ム23のダイパッド部23aに半田や導電性樹脂を用いて接
着する。次に、ボンディングパッド部６とリードフレー
ムのリード部23bを、ボンディングワイヤ24で接続す
る。
半導体基板１をダイシングにより、半導体チップ21とし
て切り出す。その後、半導体チップ21を、リードフレー
ム23のダイパッド部23aに半田や導電性樹脂を用いて接
着する。次に、ボンディングパッド部６とリードフレー
ムのリード部23bを、ボンディングワイヤ24で接続す
る。
第11F図を参照して、最後に、モールド樹脂25によ
り、全体をパッケージする。
り、全体をパッケージする。
［発明が解決しようとする課題］ 従来のモールド樹脂封止型パッケージ半導体装置は以
上のように構成されており、以下に述べる問題点があっ
た。
上のように構成されており、以下に述べる問題点があっ
た。
半導体装置の高機能化に伴い、第12図を参照して、半
導体チップ21の面積はますます大きくなる傾向にある。
このような大面積半導体チップをパッケージする場合、
図示のごとく、モールド樹脂25の収縮応力26が問題を引
き起こすようになる。すなわち、モールド樹脂25の収縮
応力26が半導体チップ21の表面に加わることにより、第
13図（第12図におけるＡ部拡大図）に示すように、第１
の配線４（アルミ配線）の機械的変形（アルミ配線のス
ライド現象）が起こり、これに伴って、保護絶縁膜５に
クラック８が発生する。保護絶縁膜５にこのようなクラ
ック８が発生すると、外部からモールド樹脂25を通って
進入してくる水分９が第１の配線４にまで達し、該第１
の配線４を腐食させる。このような腐食部分10は、半導
体装置の耐湿性等の信頼性レベルを低下させ、問題であ
った。
導体チップ21の面積はますます大きくなる傾向にある。
このような大面積半導体チップをパッケージする場合、
図示のごとく、モールド樹脂25の収縮応力26が問題を引
き起こすようになる。すなわち、モールド樹脂25の収縮
応力26が半導体チップ21の表面に加わることにより、第
13図（第12図におけるＡ部拡大図）に示すように、第１
の配線４（アルミ配線）の機械的変形（アルミ配線のス
ライド現象）が起こり、これに伴って、保護絶縁膜５に
クラック８が発生する。保護絶縁膜５にこのようなクラ
ック８が発生すると、外部からモールド樹脂25を通って
進入してくる水分９が第１の配線４にまで達し、該第１
の配線４を腐食させる。このような腐食部分10は、半導
体装置の耐湿性等の信頼性レベルを低下させ、問題であ
った。
このような問題点を解決する方法として、第１の配線
４の段差部の機械的強度をモールド樹脂25の収縮応力26
に耐え得るまで大きくすることが考えられる。しかしな
がら、従来の手段を用いて堆積したシラン系シリコン酸
化膜では、第14A図に示すように、第１の配線４の段差
部31において、シリコン酸化膜30のステップカバレッジ
が悪く、解決策として用いることはできなかった。
４の段差部の機械的強度をモールド樹脂25の収縮応力26
に耐え得るまで大きくすることが考えられる。しかしな
がら、従来の手段を用いて堆積したシラン系シリコン酸
化膜では、第14A図に示すように、第１の配線４の段差
部31において、シリコン酸化膜30のステップカバレッジ
が悪く、解決策として用いることはできなかった。
また、有機シラン、たとえばテトラエトキシシラン
（以下、TEOSという）と酸素を用いたプラズマCVD・シ
リコン酸化膜の場合でも、第14B図のように、第１の配
線４の段差部33でのシリコン酸化膜32のステップカバレ
ッジはシラン系シリコン酸化膜（第14A図）よりは若干
よいものの、十分ではない。
（以下、TEOSという）と酸素を用いたプラズマCVD・シ
リコン酸化膜の場合でも、第14B図のように、第１の配
線４の段差部33でのシリコン酸化膜32のステップカバレ
ッジはシラン系シリコン酸化膜（第14A図）よりは若干
よいものの、十分ではない。
段差部のステップカバレッジから見れば、第14C図に
示す、有機シラン、たとえばTEOSとオゾンを用いた熱CV
D・シリコン酸化膜34が優れている。この膜は、基板表
面での化学気相反応（表面縮合化反応という）が主であ
るため、非常に良好なステップカバレッジを有する。
示す、有機シラン、たとえばTEOSとオゾンを用いた熱CV
D・シリコン酸化膜34が優れている。この膜は、基板表
面での化学気相反応（表面縮合化反応という）が主であ
るため、非常に良好なステップカバレッジを有する。
ここで、表面縮合化反応について簡単に説明してお
く。第14D図に、横山らによって提案されている表面縮
合化反応のモデルを示す（第12回VLSIフォーラム：平坦
化膜形成とCVD材料）。図を参照して、TEOSとO3が基板
１の表面近くまで到達する。O3の働きにより、TEOSの重
合体50ができる。TEOSの重合体50は、基板１の表面に吸
着され、さらに他のTEOSの重合体50が結び付いて、大き
な分子量の重合体が作られる。大きな分子量の重合体は
液体に似た挙動を示し、表面張力により移動し、段差部
に溜まりやすくなる。結果として、ステップカバレッジ
性のよい膜34が得られるのである。
く。第14D図に、横山らによって提案されている表面縮
合化反応のモデルを示す（第12回VLSIフォーラム：平坦
化膜形成とCVD材料）。図を参照して、TEOSとO3が基板
１の表面近くまで到達する。O3の働きにより、TEOSの重
合体50ができる。TEOSの重合体50は、基板１の表面に吸
着され、さらに他のTEOSの重合体50が結び付いて、大き
な分子量の重合体が作られる。大きな分子量の重合体は
液体に似た挙動を示し、表面張力により移動し、段差部
に溜まりやすくなる。結果として、ステップカバレッジ
性のよい膜34が得られるのである。
表面縮合化反応により得たシリコン酸化膜は良好なス
テップカバレッジ性を示すが、第14C図に示すように、
膜厚が厚くなると膜自身の収縮応力により、クラック35
が発生しやすいという問題点があり、この用途には使え
なかった。
テップカバレッジ性を示すが、第14C図に示すように、
膜厚が厚くなると膜自身の収縮応力により、クラック35
が発生しやすいという問題点があり、この用途には使え
なかった。
この発明は、上記のような問題点を解決するためにな
されたもので、モールド樹脂の収縮応力に耐え得るよう
に改良された保護絶縁膜を有する、半導体装置、その製
造方法およびその製造装置を提供することにある。
されたもので、モールド樹脂の収縮応力に耐え得るよう
に改良された保護絶縁膜を有する、半導体装置、その製
造方法およびその製造装置を提供することにある。
［課題を解決するための手段］ 上記目的を達成するために、この発明の第１の局面に
従う半導体装置は、素子表面部に保護絶縁膜が被覆され
てなる半導体装置に係るものである。当該半導体装置
は、素子が形成された半導体基板を備える。当該半導体
装置の上層部に配線パターンが設けられている。上記配
線パターンを被覆するように、上記半導体基板の上に保
護絶縁膜が設けられている。上記保護絶縁膜は、第１の
シリコン酸化膜層と、膜中に該第１のシリコン酸化膜層
よりもSiOH結合をより多く含む第２のシリコン酸化膜層
と、を含む。上記第１のシリコン酸化膜層と上記第２の
シリコン酸化膜層とは交互に、少なくとも３層以上積層
されている。
従う半導体装置は、素子表面部に保護絶縁膜が被覆され
てなる半導体装置に係るものである。当該半導体装置
は、素子が形成された半導体基板を備える。当該半導体
装置の上層部に配線パターンが設けられている。上記配
線パターンを被覆するように、上記半導体基板の上に保
護絶縁膜が設けられている。上記保護絶縁膜は、第１の
シリコン酸化膜層と、膜中に該第１のシリコン酸化膜層
よりもSiOH結合をより多く含む第２のシリコン酸化膜層
と、を含む。上記第１のシリコン酸化膜層と上記第２の
シリコン酸化膜層とは交互に、少なくとも３層以上積層
されている。
この発明の第２の局面に係る半導体装置の製造方法
は、素子表面部に保護絶縁膜が被覆されてなる半導体装
置の製造方法に係るものである。まず、半導体基板に素
子を形成する。上記半導体基板の上に、上層部の配線パ
ターンを形成する。上記配線パターンを含む上記半導体
基板の上に、有機シランと、酸素または亜酸化窒素を含
む混合ガスを用いて、プラズマ化学気相成長法により、
第１のシリコン酸化膜を堆積する。上記第１のシリコン
酸化膜の上に、上記混合ガスにオゾンガスを添加してな
るガスを用いて、プラズマ化学気相成長法により、第２
のシリコン酸化膜を堆積する。
は、素子表面部に保護絶縁膜が被覆されてなる半導体装
置の製造方法に係るものである。まず、半導体基板に素
子を形成する。上記半導体基板の上に、上層部の配線パ
ターンを形成する。上記配線パターンを含む上記半導体
基板の上に、有機シランと、酸素または亜酸化窒素を含
む混合ガスを用いて、プラズマ化学気相成長法により、
第１のシリコン酸化膜を堆積する。上記第１のシリコン
酸化膜の上に、上記混合ガスにオゾンガスを添加してな
るガスを用いて、プラズマ化学気相成長法により、第２
のシリコン酸化膜を堆積する。
この発明の第３の局面に従う半導体装置の製造方法
は、素子表面部に保護絶縁膜が被覆されてなる半導体装
置の製造方法に係るものである。まず、半導体基板に素
子を形成する。上記半導体基板の上に上層部の配線パタ
ーンを形成する。上記配線パターンを含む半導体基板の
上に、有機シランとオゾンガスと、酸素または亜酸化窒
素を含む混合ガスを用いて、プラズマ化学気相成長法に
より、第１のシリコン酸化膜を堆積する。上記第１のシ
リコン酸化膜の上に、有機シランと、酸素または亜酸化
窒素を含む混合ガスを用いて、プラズマ化学気相成長法
により、第２のシリコン酸化膜を堆積する。
は、素子表面部に保護絶縁膜が被覆されてなる半導体装
置の製造方法に係るものである。まず、半導体基板に素
子を形成する。上記半導体基板の上に上層部の配線パタ
ーンを形成する。上記配線パターンを含む半導体基板の
上に、有機シランとオゾンガスと、酸素または亜酸化窒
素を含む混合ガスを用いて、プラズマ化学気相成長法に
より、第１のシリコン酸化膜を堆積する。上記第１のシ
リコン酸化膜の上に、有機シランと、酸素または亜酸化
窒素を含む混合ガスを用いて、プラズマ化学気相成長法
により、第２のシリコン酸化膜を堆積する。
この発明の第４の局面に従う、半導体装置の製造装置
は、反応室と、上記反応室内に半導体基板を配置する第
１操作を行なう手段と、上記反応室内に、有機シラン
と、酸素または亜酸化窒素を送り込む第２操作を行なう
手段と、上記反応室内に送り込まれたガスをプラズマ化
させる第３操作を行なう手段と、上記反応室内にオゾン
ガスを間欠的に送り込む第４操作を行なう手段とを備え
る。
は、反応室と、上記反応室内に半導体基板を配置する第
１操作を行なう手段と、上記反応室内に、有機シラン
と、酸素または亜酸化窒素を送り込む第２操作を行なう
手段と、上記反応室内に送り込まれたガスをプラズマ化
させる第３操作を行なう手段と、上記反応室内にオゾン
ガスを間欠的に送り込む第４操作を行なう手段とを備え
る。
［作用］ この発明の第１の局面に従う、保護絶縁膜を有する半
導体装置によれば、保護絶縁膜は、膜中にSiOH結合をほ
とんど含まない第１のシリコン酸化膜層と、膜中に上記
第１のシリコン酸化膜層よりもSiOH結合をより多く含む
第２のシリコン酸化膜層と、を含んでいる。第１のシリ
コン酸化膜層は、SiOH結合をほとんど含まないため、膜
質（絶縁性、熱的安定性）が良好である。一方、第２の
シリコン酸化膜層は、上述の表面縮合化反応により得ら
れるものであり、膜中に上記第１のシリコン酸化膜層よ
りもSiOH結合をより多く含むが、ステップカバレッジ性
に優れる。これらの性質を有する第１のシリコン酸化膜
層と第２のシリコン酸化膜層を交互に、少なくとも３層
以上積層することによって、保護絶縁膜を形成している
ので、両方の膜の長所を生かすことができ、当該保護絶
縁膜は耐クラック性に優れ、しかもステップカバレッジ
性や平坦性が良好となる。
導体装置によれば、保護絶縁膜は、膜中にSiOH結合をほ
とんど含まない第１のシリコン酸化膜層と、膜中に上記
第１のシリコン酸化膜層よりもSiOH結合をより多く含む
第２のシリコン酸化膜層と、を含んでいる。第１のシリ
コン酸化膜層は、SiOH結合をほとんど含まないため、膜
質（絶縁性、熱的安定性）が良好である。一方、第２の
シリコン酸化膜層は、上述の表面縮合化反応により得ら
れるものであり、膜中に上記第１のシリコン酸化膜層よ
りもSiOH結合をより多く含むが、ステップカバレッジ性
に優れる。これらの性質を有する第１のシリコン酸化膜
層と第２のシリコン酸化膜層を交互に、少なくとも３層
以上積層することによって、保護絶縁膜を形成している
ので、両方の膜の長所を生かすことができ、当該保護絶
縁膜は耐クラック性に優れ、しかもステップカバレッジ
性や平坦性が良好となる。
この発明の第２の局面に従う半導体装置の製造方法に
よれば、配線パターンを含む半導体基板の上に有機シラ
ンと酸素または亜酸化窒素を含む混合ガスを用いて、プ
ラズマ化学気相成長法により、第１のシリコン酸化膜を
堆積する工程と、上記第１のシリコン酸化膜の上に、上
記混合ガスにオゾンガスを添加してなるガスを用いて、
プラズマ化学気相成長法により、第２のシリコン酸化膜
を堆積する工程とを備えている。有機シランと酸素また
は亜酸化窒素を含む混合ガスを用いるプラズマ化学気相
成長法は、膜中にSiOH結合をほとんど含まない、膜質の
良好な第１のシリコン酸化膜を与える。一方、上記混合
ガスにオゾンガスを添加してなるガスを用いるプラズマ
化学気相成長法は、表面縮合反応が主であるため、ステ
ップカバレッジ性に優れる第２のシリコン酸化膜を与え
る。このような特徴を有する第１のシリコン酸化膜と第
２のシリコン酸化膜とから保護絶縁膜を形成するので、
両方の膜の長所を生かすことができ、耐クラック性に優
れ、かつステップカバレッジ性や平坦性の良好な保護絶
縁膜となる。
よれば、配線パターンを含む半導体基板の上に有機シラ
ンと酸素または亜酸化窒素を含む混合ガスを用いて、プ
ラズマ化学気相成長法により、第１のシリコン酸化膜を
堆積する工程と、上記第１のシリコン酸化膜の上に、上
記混合ガスにオゾンガスを添加してなるガスを用いて、
プラズマ化学気相成長法により、第２のシリコン酸化膜
を堆積する工程とを備えている。有機シランと酸素また
は亜酸化窒素を含む混合ガスを用いるプラズマ化学気相
成長法は、膜中にSiOH結合をほとんど含まない、膜質の
良好な第１のシリコン酸化膜を与える。一方、上記混合
ガスにオゾンガスを添加してなるガスを用いるプラズマ
化学気相成長法は、表面縮合反応が主であるため、ステ
ップカバレッジ性に優れる第２のシリコン酸化膜を与え
る。このような特徴を有する第１のシリコン酸化膜と第
２のシリコン酸化膜とから保護絶縁膜を形成するので、
両方の膜の長所を生かすことができ、耐クラック性に優
れ、かつステップカバレッジ性や平坦性の良好な保護絶
縁膜となる。
この発明の第３の局面に従う保護絶縁膜を有する半導
体装置の製造方法によれば、配線パターンを含む半導体
基板の上に、有機シランとオゾンガスと、酸素または亜
酸化窒素を含む混合ガスを用いて、プラズマ化学気相成
長法により、第１のシリコン酸化膜を堆積する工程と、
上記第１のシリコン酸化膜の上に、有機シランと、酸素
または亜酸化窒素を含む混合ガスを用いて、プラズマ化
学気相成長法により、第２のシリコン酸化膜を堆積する
工程とを備えている。有機シランとオゾンガスと、酸素
または亜酸化窒素を含む混合ガスを用いるプラズマ化学
気相成長法は、表面縮合反応が主であるため、ステップ
カバレッジ性に優れる第１のシリコン酸化膜を与える。
一方、有機シランと、酸素または亜酸化窒素を含む混合
ガスを用いるプラズマ化学気相成長法は、膜中にSiOH結
合をほとんど含まない、膜質の良好な第１のシリコン酸
化膜を与える。このような特徴を有する第１のシリコン
酸化膜と第２のシリコン酸化膜とから保護絶縁膜を形成
するので、両方の膜の長所を生かすことができ、耐クラ
ック性に優れ、かつステップカバレッジ性や平坦性の良
好な保護膜が得られる。
体装置の製造方法によれば、配線パターンを含む半導体
基板の上に、有機シランとオゾンガスと、酸素または亜
酸化窒素を含む混合ガスを用いて、プラズマ化学気相成
長法により、第１のシリコン酸化膜を堆積する工程と、
上記第１のシリコン酸化膜の上に、有機シランと、酸素
または亜酸化窒素を含む混合ガスを用いて、プラズマ化
学気相成長法により、第２のシリコン酸化膜を堆積する
工程とを備えている。有機シランとオゾンガスと、酸素
または亜酸化窒素を含む混合ガスを用いるプラズマ化学
気相成長法は、表面縮合反応が主であるため、ステップ
カバレッジ性に優れる第１のシリコン酸化膜を与える。
一方、有機シランと、酸素または亜酸化窒素を含む混合
ガスを用いるプラズマ化学気相成長法は、膜中にSiOH結
合をほとんど含まない、膜質の良好な第１のシリコン酸
化膜を与える。このような特徴を有する第１のシリコン
酸化膜と第２のシリコン酸化膜とから保護絶縁膜を形成
するので、両方の膜の長所を生かすことができ、耐クラ
ック性に優れ、かつステップカバレッジ性や平坦性の良
好な保護膜が得られる。
この発明の第４の局面に従う、保護絶縁膜を有する半
導体装置の製造装置によれば、反応室内に、有機シラン
と、酸素または酸化窒素を送り込む第２操作を行なう手
段と、該反応室内に送り込まれたガスをプラズマ化させ
る第３操作を行なう手段と、上記反応室内にオゾンガス
を間欠的に送り込む第４操作を行なう手段と、を備える
ので、膜中にSiOH結合をほとんど含まない、膜質の良好
な第１のシリコン酸化膜と、ステップカバレッジ性に優
れる第２のシリコン酸化膜とが、交互に積層された、保
護絶縁膜を有する半導体装置を製造することができる。
導体装置の製造装置によれば、反応室内に、有機シラン
と、酸素または酸化窒素を送り込む第２操作を行なう手
段と、該反応室内に送り込まれたガスをプラズマ化させ
る第３操作を行なう手段と、上記反応室内にオゾンガス
を間欠的に送り込む第４操作を行なう手段と、を備える
ので、膜中にSiOH結合をほとんど含まない、膜質の良好
な第１のシリコン酸化膜と、ステップカバレッジ性に優
れる第２のシリコン酸化膜とが、交互に積層された、保
護絶縁膜を有する半導体装置を製造することができる。
［実施例］ 以下、この発明の一実施例を図について説明する。
第１図は、この発明の一実施例にかかる半導体装置の
断面図である。
断面図である。
シリコン半導体基板１の表面に、DRAM素子（スタック
セル）２が形成されている。DRAM素子２を覆うように第
１の絶縁膜３が形成されている。第１の絶縁膜３の上に
は、第１の配線４のパターンが形成されている。第１の
配線４のパターンは、ボンディングパッド部６を含む。
第１の配線４のパターンを覆うように、保護絶縁膜５が
形成されている。保護絶縁膜５には、ボンディングパッ
ド部６を露出させるための開口部5aが設けられている。
保護絶縁膜５は、第１の配線４のパターンを覆うように
設けられた、第１層目のTEOS＋O2（N2O）系プラズマCVD
・シリコン酸化膜101を含む。TEOS＋O2（N2O）系プラズ
マCVD・シリコン酸化膜とは、テトラエトキシシランと
酸素または亜酸化窒素を用いて、プラズマCVD法により
形成したシリコン酸化膜である。このシリコン酸化膜は
膜中にSi−OH結合をほとんど含まないので、膜質（絶縁
性，熱安定性）は良好である。しかし、この膜は気相中
での膜形成過程が主であるので、ステップカバレッジ性
が良くない。厚い膜を堆積すると、オーバーハング形状
となる。それゆえに、このシリコン酸化膜の厚みは、50
0−2000Åの範囲にあるのが好ましい。
セル）２が形成されている。DRAM素子２を覆うように第
１の絶縁膜３が形成されている。第１の絶縁膜３の上に
は、第１の配線４のパターンが形成されている。第１の
配線４のパターンは、ボンディングパッド部６を含む。
第１の配線４のパターンを覆うように、保護絶縁膜５が
形成されている。保護絶縁膜５には、ボンディングパッ
ド部６を露出させるための開口部5aが設けられている。
保護絶縁膜５は、第１の配線４のパターンを覆うように
設けられた、第１層目のTEOS＋O2（N2O）系プラズマCVD
・シリコン酸化膜101を含む。TEOS＋O2（N2O）系プラズ
マCVD・シリコン酸化膜とは、テトラエトキシシランと
酸素または亜酸化窒素を用いて、プラズマCVD法により
形成したシリコン酸化膜である。このシリコン酸化膜は
膜中にSi−OH結合をほとんど含まないので、膜質（絶縁
性，熱安定性）は良好である。しかし、この膜は気相中
での膜形成過程が主であるので、ステップカバレッジ性
が良くない。厚い膜を堆積すると、オーバーハング形状
となる。それゆえに、このシリコン酸化膜の厚みは、50
0−2000Åの範囲にあるのが好ましい。
第１層目のTEOS＋O2（N2O）系プラズマCVD・シリコン
酸化膜101を覆うように、第２層目のTEOS＋O2（N2O）＋
O3系プラズマCVD・シリコン酸化膜102が形成されてい
る。TEOS＋O2（N2O）＋O3系プラズマCVD・シリコン酸化
膜とは、テトラエトキシシランと酸素または亜酸化窒素
を含むガスにオゾンを加えて、プラズマCVD法によって
形成したシリコン酸化膜である。このシリコン酸化膜
は、半導体基板の表面での表面縮合化反応が膜形成過程
の主流であるため、ステップカバレッジは非常に良好で
ある。しかし、膜中に、Si−OH結合を含むため、膜質
（絶縁性、熱的安定性）がよくない。
酸化膜101を覆うように、第２層目のTEOS＋O2（N2O）＋
O3系プラズマCVD・シリコン酸化膜102が形成されてい
る。TEOS＋O2（N2O）＋O3系プラズマCVD・シリコン酸化
膜とは、テトラエトキシシランと酸素または亜酸化窒素
を含むガスにオゾンを加えて、プラズマCVD法によって
形成したシリコン酸化膜である。このシリコン酸化膜
は、半導体基板の表面での表面縮合化反応が膜形成過程
の主流であるため、ステップカバレッジは非常に良好で
ある。しかし、膜中に、Si−OH結合を含むため、膜質
（絶縁性、熱的安定性）がよくない。
第２層目のシリコン酸化膜102を覆うように、第３層
目のTEOS＋O2（N2O）系プラズマCVD・シリコン酸化膜10
3が形成されている。第３層目のシリコン酸化膜103の上
に第４層目のTEOS＋O2（N2O）＋O3系プラズマCVD・シリ
コン酸化膜104が形成されている。第４層目のシリコン
酸化膜104の上に、第５層目のTEOS＋O2（N2O）系プラズ
マCVD・シリコン酸化膜105が形成されている。第５層目
のシリコン酸化膜105の上に、第６層目のTEOS＋O2（N
2O）＋O3系プラズマCVD・シリコン酸化膜106が形成され
ている。第６層目のシリコン酸化膜106の上に、第７層
目のTEOS＋O2（N2O）系プラズマCVD・シリコン酸化膜10
7が形成されている。ボンディングパッド部６には、リ
ードフレームのリード部を接続するためのボンディング
ワイヤ24が接続されている。半導体装置全体は、モール
ド樹脂封止材25によってモールドパッケージされてい
る。
目のTEOS＋O2（N2O）系プラズマCVD・シリコン酸化膜10
3が形成されている。第３層目のシリコン酸化膜103の上
に第４層目のTEOS＋O2（N2O）＋O3系プラズマCVD・シリ
コン酸化膜104が形成されている。第４層目のシリコン
酸化膜104の上に、第５層目のTEOS＋O2（N2O）系プラズ
マCVD・シリコン酸化膜105が形成されている。第５層目
のシリコン酸化膜105の上に、第６層目のTEOS＋O2（N
2O）＋O3系プラズマCVD・シリコン酸化膜106が形成され
ている。第６層目のシリコン酸化膜106の上に、第７層
目のTEOS＋O2（N2O）系プラズマCVD・シリコン酸化膜10
7が形成されている。ボンディングパッド部６には、リ
ードフレームのリード部を接続するためのボンディング
ワイヤ24が接続されている。半導体装置全体は、モール
ド樹脂封止材25によってモールドパッケージされてい
る。
このように構成される保護絶縁膜５は、TEOS＋O2（N2
O）系プラズマCVD・シリコン酸化膜の持つ良好な膜質性
と、TEOS＋O2（N2O）＋O3系プラズマCVD・シリコン酸化
膜の持つ良好なステップカバレッジ性とを併せ持つ。し
たがって、この保護絶縁膜５は耐クラック性に優れ、し
かも、ステップカバレッジ性や平坦性も良好となる。そ
のため、モールド樹脂25の収縮応力によって、保護絶縁
膜５にクラックが発生したりすることはない。その結
果、信頼性レベルの高い半導体装置が得られる。
O）系プラズマCVD・シリコン酸化膜の持つ良好な膜質性
と、TEOS＋O2（N2O）＋O3系プラズマCVD・シリコン酸化
膜の持つ良好なステップカバレッジ性とを併せ持つ。し
たがって、この保護絶縁膜５は耐クラック性に優れ、し
かも、ステップカバレッジ性や平坦性も良好となる。そ
のため、モールド樹脂25の収縮応力によって、保護絶縁
膜５にクラックが発生したりすることはない。その結
果、信頼性レベルの高い半導体装置が得られる。
次に、第１図に示す半導体装置の製造方法を、第2A図
〜第2G図を参照しながら説明する。
〜第2G図を参照しながら説明する。
第2A図を参照して、シリコン半導体基板１の表面に、
素子分離用酸化膜301、トランスファゲート電極302、不
純物拡散層303、ワード線304、記憶ノード305、キャパ
シタ絶縁膜306、セルプレート307から構成されるDRAM素
子（スタックセル）２を形成する。
素子分離用酸化膜301、トランスファゲート電極302、不
純物拡散層303、ワード線304、記憶ノード305、キャパ
シタ絶縁膜306、セルプレート307から構成されるDRAM素
子（スタックセル）２を形成する。
第2B図を参照して、DRAM素子２を含むシリコン半導体
基板１の表面全面に、第１の絶縁膜３を堆積する。続い
て、写真製版およびエッチング法を用いて、第１の絶縁
膜３の所望の部分にコンタクト孔308を開孔する。次
に、ビット線として、アルミ配線である第１の配線４を
形成する。第１の配線４は、ボンディングパッド部６を
含む。
基板１の表面全面に、第１の絶縁膜３を堆積する。続い
て、写真製版およびエッチング法を用いて、第１の絶縁
膜３の所望の部分にコンタクト孔308を開孔する。次
に、ビット線として、アルミ配線である第１の配線４を
形成する。第１の配線４は、ボンディングパッド部６を
含む。
第2C図を参照して、第１の配線４上に、TEOSとO2（ま
たはN2O）を用い、300〜450℃の膜堆積温度でプラズマC
VDにより、第１層目の、TEOS＋O2（N2O）系プラズマCVD
酸化膜101を堆積する。この膜は、耐クラック性に優れ
ているが、ステップカバレッジは十分ではないので、あ
まり、膜厚を大きくしすぎると、第3B図に示すように、
第１の配線４の段差部204でオーバハング形状を生じて
しまうので、第１の配線４の段差部204での膜203のステ
ップカバレッジが悪くなる。そこで、第3A図のように、
膜厚t1は500〜2000Å程度と薄くして、第１の配線４の
段差部204でオーバハング形状が起こらないようにする
必要がある。
たはN2O）を用い、300〜450℃の膜堆積温度でプラズマC
VDにより、第１層目の、TEOS＋O2（N2O）系プラズマCVD
酸化膜101を堆積する。この膜は、耐クラック性に優れ
ているが、ステップカバレッジは十分ではないので、あ
まり、膜厚を大きくしすぎると、第3B図に示すように、
第１の配線４の段差部204でオーバハング形状を生じて
しまうので、第１の配線４の段差部204での膜203のステ
ップカバレッジが悪くなる。そこで、第3A図のように、
膜厚t1は500〜2000Å程度と薄くして、第１の配線４の
段差部204でオーバハング形状が起こらないようにする
必要がある。
第2D図を参照して、上記のガスに加えて、オゾン
（O3）を流し、300〜450℃の膜堆積温度でプラズマCVD
法により、第２層目の、TEOS＋O2（N2O）＋O3系プラズ
マCVDシリコン酸化膜102を堆積する。この膜は、膜自身
の収縮応力が大きいので、第3D図に示すように、厚い膜
207を堆積すると、クラック208が発生しやすい。そのた
め、サブミクロンレベルの配線間隔の場合、第3C図を参
照して、膜厚は平坦部の膜厚t2で500〜2000Å程度とす
る必要がある。この膜は、前述のようにステップカバレ
ッジが良好であるため、このような比較的薄い膜を堆積
した場合であっても、各ステップにおいて、第１の配線
の段差部の平坦化を進めることができる。
（O3）を流し、300〜450℃の膜堆積温度でプラズマCVD
法により、第２層目の、TEOS＋O2（N2O）＋O3系プラズ
マCVDシリコン酸化膜102を堆積する。この膜は、膜自身
の収縮応力が大きいので、第3D図に示すように、厚い膜
207を堆積すると、クラック208が発生しやすい。そのた
め、サブミクロンレベルの配線間隔の場合、第3C図を参
照して、膜厚は平坦部の膜厚t2で500〜2000Å程度とす
る必要がある。この膜は、前述のようにステップカバレ
ッジが良好であるため、このような比較的薄い膜を堆積
した場合であっても、各ステップにおいて、第１の配線
の段差部の平坦化を進めることができる。
第2E図を参照して、TEOSとO2（N2O）を用い、プラズ
マCVD法により、第３層目の、TEOS＋O2（N2O）系プラズ
マCVD酸化膜103を堆積する。この膜の膜厚は、500〜200
0Å程度とする。
マCVD法により、第３層目の、TEOS＋O2（N2O）系プラズ
マCVD酸化膜103を堆積する。この膜の膜厚は、500〜200
0Å程度とする。
第2F図を参照して、同様の方法により、第４層目の、
TEOS＋O2（N2O）＋O3系プラズマCVDシリコン酸化膜104
を堆積する。この膜の膜厚は、平坦部で、500〜2000Å
程度とする。
TEOS＋O2（N2O）＋O3系プラズマCVDシリコン酸化膜104
を堆積する。この膜の膜厚は、平坦部で、500〜2000Å
程度とする。
以下繰返して、第５層目の、TEOS＋O2（N2O）系プラ
ズマCVDシリコン酸化膜105、第６層目の、TEOS＋O2（N2
O）＋O3系プラズマCVDシリコン酸化膜106、第７層目のT
EOS＋O2（N2O）系プラズマCVDシリコン酸化膜107を堆積
することにより、保護絶縁膜５を形成する。
ズマCVDシリコン酸化膜105、第６層目の、TEOS＋O2（N2
O）＋O3系プラズマCVDシリコン酸化膜106、第７層目のT
EOS＋O2（N2O）系プラズマCVDシリコン酸化膜107を堆積
することにより、保護絶縁膜５を形成する。
次に、写真製版やエッチング法を用いて、保護絶縁膜
５中に、ボンディングパッド部６を露出させるための開
口部5aを形成する。
５中に、ボンディングパッド部６を露出させるための開
口部5aを形成する。
第2F図および第９図を参照して、素子の形成された半
導体基板１をダイシングにより半導体チップ21として切
出した後、リードフレーム23のダイパッド部23aに半田
や、導電性の接着剤を用いて接着する。
導体基板１をダイシングにより半導体チップ21として切
出した後、リードフレーム23のダイパッド部23aに半田
や、導電性の接着剤を用いて接着する。
次に、第2G図を参照して、ボンディグパッド６とリー
ドフレームのリード部23bをボンディングワイヤ24で接
続する。最後に、モールド樹脂25により全体をパッケー
ジする。
ドフレームのリード部23bをボンディングワイヤ24で接
続する。最後に、モールド樹脂25により全体をパッケー
ジする。
第４図は、保護絶縁膜５を堆積させるための、化学気
相成長装置の概念図である。化学気相成長装置は反応室
チャンバ401を備えている。反応室チャンバ401はガス分
散ヘッド402を備えている。反応室チャンバ401内には、
半導体基板403を載せるための基板ホルダー404が設けら
れている。基板ホルダー404内には、半導体基板403を所
望の温度に加熱するためのヒータ405が設けられてい
る。ガス分散ヘッド402には、バルブ406aを含むTEOSガ
ス供給ライン406が接続されている。ガス分散ヘッド402
にはまた、バルブ407bを含むO2（またはN2O）ガス供給
ライン407が接続されている。ガス分散ヘッド402にはま
た、バルブ409aを含むO3ガス供給ライン409が接続され
ている。反応室チャンバ401は、真空排気系410に接続さ
れている。ガス分散ヘッド402と基板ホルダー404には、
高周波電源411が接続されている。高周波電源411のON/O
FFは、高周波電力ON/OFFスイッチ412によって行なわれ
る。
相成長装置の概念図である。化学気相成長装置は反応室
チャンバ401を備えている。反応室チャンバ401はガス分
散ヘッド402を備えている。反応室チャンバ401内には、
半導体基板403を載せるための基板ホルダー404が設けら
れている。基板ホルダー404内には、半導体基板403を所
望の温度に加熱するためのヒータ405が設けられてい
る。ガス分散ヘッド402には、バルブ406aを含むTEOSガ
ス供給ライン406が接続されている。ガス分散ヘッド402
にはまた、バルブ407bを含むO2（またはN2O）ガス供給
ライン407が接続されている。ガス分散ヘッド402にはま
た、バルブ409aを含むO3ガス供給ライン409が接続され
ている。反応室チャンバ401は、真空排気系410に接続さ
れている。ガス分散ヘッド402と基板ホルダー404には、
高周波電源411が接続されている。高周波電源411のON/O
FFは、高周波電力ON/OFFスイッチ412によって行なわれ
る。
次に、上述の化学気相成長装置を用いて、保護絶縁膜
の堆積を行なう手順を説明する。
の堆積を行なう手順を説明する。
まず、半導体基板403を基板ホルダー404の上に置き、
ヒータ405により、所望の温度、たとえば300〜400℃ま
で加熱する。
ヒータ405により、所望の温度、たとえば300〜400℃ま
で加熱する。
次に、真空排気系410を用い、反応室チャンバ401内を
所望の真空度、たとえば、10-4Torr程度まで排気する。
所望の真空度、たとえば、10-4Torr程度まで排気する。
次に、TEOS＋O2（N2O）系プラズマCVDシリコン酸化膜
を堆積する場合には、TEOSガス供給ライン406のバルブ4
06aと、O2（N2O）ガス供給ライン407のバルブ407aを開
き、所定流量のガスを反応室チャンバ401内に流しなが
ら、10〜100Torr程度の圧力にする。高周波電力ON/OFF
スイッチ412をONにして、高周波電源411より高周波電力
を供給しプラズマ反応を利用して、半導体基板403の上
に膜を堆積する。
を堆積する場合には、TEOSガス供給ライン406のバルブ4
06aと、O2（N2O）ガス供給ライン407のバルブ407aを開
き、所定流量のガスを反応室チャンバ401内に流しなが
ら、10〜100Torr程度の圧力にする。高周波電力ON/OFF
スイッチ412をONにして、高周波電源411より高周波電力
を供給しプラズマ反応を利用して、半導体基板403の上
に膜を堆積する。
続けて、TEOS＋O2（N2O）＋O3系プラズマCVDシリコン
酸化膜を堆積する場合には、O3ガス供給ライン409のバ
ルブ409aを開き、上記のガスに加えてO3ガスを流す。た
とえば、反応室チャンバ401内を10〜100Torr程度の圧力
下に保持し、10000〜50000ppmのO2を含むO3ガスを流
す。
酸化膜を堆積する場合には、O3ガス供給ライン409のバ
ルブ409aを開き、上記のガスに加えてO3ガスを流す。た
とえば、反応室チャンバ401内を10〜100Torr程度の圧力
下に保持し、10000〜50000ppmのO2を含むO3ガスを流
す。
以下、上述の操作を繰返す。つまり、プラズマを利用
した化学気相成長法で、TEOSと酸素あるいは亜酸化窒素
を主成分とするガスと、これらにオゾンを加えたガスを
交互に流すことにより、同一の反応室内で連続的に、TE
OS＋O2（N2O）系プラズマCVDシリコン酸化膜と、TEOS＋
O2（N2O）＋O3系プラズマCVDシリコン酸化膜とを交互に
繰返して堆積することができる。
した化学気相成長法で、TEOSと酸素あるいは亜酸化窒素
を主成分とするガスと、これらにオゾンを加えたガスを
交互に流すことにより、同一の反応室内で連続的に、TE
OS＋O2（N2O）系プラズマCVDシリコン酸化膜と、TEOS＋
O2（N2O）＋O3系プラズマCVDシリコン酸化膜とを交互に
繰返して堆積することができる。
なお上記実施例では、第１図を参照して、第１層目の
シリコン酸化膜101および第７層目のシリコン酸化膜107
がともに、TEOS＋O2（N2O）系プラズマCVDシリコン酸化
膜である場合を例示したが、本発明はこれに限られるも
のでない。すなわち、500〜2000Å程度の比較的薄い両
者の膜を交互に堆積すればよい。したがって、第１層目
のシリコン酸化膜および第７層目のシリコン酸化膜のい
ずれか、あるいは両方が、TEOS＋O2（N2O）＋O3系プラ
ズマCVDシリコン酸化膜であってもよい。
シリコン酸化膜101および第７層目のシリコン酸化膜107
がともに、TEOS＋O2（N2O）系プラズマCVDシリコン酸化
膜である場合を例示したが、本発明はこれに限られるも
のでない。すなわち、500〜2000Å程度の比較的薄い両
者の膜を交互に堆積すればよい。したがって、第１層目
のシリコン酸化膜および第７層目のシリコン酸化膜のい
ずれか、あるいは両方が、TEOS＋O2（N2O）＋O3系プラ
ズマCVDシリコン酸化膜であってもよい。
また、上記実施例では、TEOS＋O2（N2O）系プラズマC
VDシリコン酸化膜と、TEOS＋O2（N2O）＋O3系プラズマC
VDシリコン酸化膜とを交互に繰返して堆積する方法で、
保護絶縁膜のすべてを形成する場合を述べた。しかしな
がら、この発明はこれに限られるものでなく、さらに耐
湿性を向上させる目的で、第５図に示すように、上述の
方法で堆積した保護絶縁膜５の上に、水分に対するバリ
ア効果が優れていることが知られているプラズマCVD法
によるシリコン窒化膜108を形成してもよい。
VDシリコン酸化膜と、TEOS＋O2（N2O）＋O3系プラズマC
VDシリコン酸化膜とを交互に繰返して堆積する方法で、
保護絶縁膜のすべてを形成する場合を述べた。しかしな
がら、この発明はこれに限られるものでなく、さらに耐
湿性を向上させる目的で、第５図に示すように、上述の
方法で堆積した保護絶縁膜５の上に、水分に対するバリ
ア効果が優れていることが知られているプラズマCVD法
によるシリコン窒化膜108を形成してもよい。
また、半導体チップ21の表面に加わるモールド樹脂25
の収縮応力を低減する目的で、第６図に示すように、シ
リコン窒化膜108の上に、ポリイミド樹脂やシリコン・
ラダー・ポリマ樹脂等からなるバッファコート膜109を
組合せてもよい。
の収縮応力を低減する目的で、第６図に示すように、シ
リコン窒化膜108の上に、ポリイミド樹脂やシリコン・
ラダー・ポリマ樹脂等からなるバッファコート膜109を
組合せてもよい。
さらに、上記実施例では、有機シランの例として、TE
OSを用いた場合を例示したが、他の有機シラン、たとえ
ば、テトラメトキシシラン、テトライソプロポキシシラ
ン、ジターシャリーブトキシアセトキシシランなどを用
いても、同様の効果を奏する。
OSを用いた場合を例示したが、他の有機シラン、たとえ
ば、テトラメトキシシラン、テトライソプロポキシシラ
ン、ジターシャリーブトキシアセトキシシランなどを用
いても、同様の効果を奏する。
また、上記実施例では有機シランと酸素（亜酸化窒
素）、あるいは、これらのガスとオゾンのみを用いて、
膜堆積を行なう場合について述べたが、これらのガスを
主成分にして、膜の耐クラック性をさらに向上させる目
的で、リン酸トリメチルエステルやボロンエチラート等
のガスを添加して、リンやボロン等の不純物をシリコン
酸化膜中にドーピングしてもよい。ドーピング量はリン
の場合３〜10重量％、ボロンの場合２〜10重量％が好ま
しい。
素）、あるいは、これらのガスとオゾンのみを用いて、
膜堆積を行なう場合について述べたが、これらのガスを
主成分にして、膜の耐クラック性をさらに向上させる目
的で、リン酸トリメチルエステルやボロンエチラート等
のガスを添加して、リンやボロン等の不純物をシリコン
酸化膜中にドーピングしてもよい。ドーピング量はリン
の場合３〜10重量％、ボロンの場合２〜10重量％が好ま
しい。
また、上記実施例では、配線構造が単層で、かつ、第
１の配線がアルミ配線の場合について述べたが、第１の
配線は高融点金属（W,Mo,Ti等）等の他の金属配線、高
融点金属シリサイド（WSi2,MoSi2,TiSi2等）配線、ある
いは、多結晶シリコン配線であっても同様の効果を奏す
る。また、これらの配線構造は多層構造であってもよ
い。
１の配線がアルミ配線の場合について述べたが、第１の
配線は高融点金属（W,Mo,Ti等）等の他の金属配線、高
融点金属シリサイド（WSi2,MoSi2,TiSi2等）配線、ある
いは、多結晶シリコン配線であっても同様の効果を奏す
る。また、これらの配線構造は多層構造であってもよ
い。
また、上記実施例では、TEOS＋O2（N2O）＋O3系プラ
ズマCVDシリコン酸化膜を堆積する手段として、TEOS＋O
2（N2O）系プラズマCVDシリコン酸化膜の成膜条件をほ
とんど変えずに、流すガスのみを変える方法について述
べた。しかしながら、TEOS＋O2（N2O）＋O3系プラズマC
VDシリコン酸化膜の膜質やステップカバレッジをさらに
向上させる目的で、TEOS＋O2（N2O）系プラズマCVDシリ
コン酸化膜の成膜条件を意識的に変えてもよい。たとえ
ば、第７図に示すように、「上記のガスに加えてオゾン
ガス」を流すのに同期させて、高周波電力を低くして、
「TEOS＋O2（N2O）＋O3系プラズマCVDシリコン酸化膜」
を堆積すれば、気相中で発生する反応性ラジカルの量が
減り、気相中での反応が抑制され、かつ、TEOSとオゾン
による基板表面での表面縮合化反応による膜堆積の割合
が相対的に増すので、さらにステップカバレッジの優れ
た、TEOS＋O2（N2O）＋O3系プラズマCVDシリコン酸化膜
を得ることができる。
ズマCVDシリコン酸化膜を堆積する手段として、TEOS＋O
2（N2O）系プラズマCVDシリコン酸化膜の成膜条件をほ
とんど変えずに、流すガスのみを変える方法について述
べた。しかしながら、TEOS＋O2（N2O）＋O3系プラズマC
VDシリコン酸化膜の膜質やステップカバレッジをさらに
向上させる目的で、TEOS＋O2（N2O）系プラズマCVDシリ
コン酸化膜の成膜条件を意識的に変えてもよい。たとえ
ば、第７図に示すように、「上記のガスに加えてオゾン
ガス」を流すのに同期させて、高周波電力を低くして、
「TEOS＋O2（N2O）＋O3系プラズマCVDシリコン酸化膜」
を堆積すれば、気相中で発生する反応性ラジカルの量が
減り、気相中での反応が抑制され、かつ、TEOSとオゾン
による基板表面での表面縮合化反応による膜堆積の割合
が相対的に増すので、さらにステップカバレッジの優れ
た、TEOS＋O2（N2O）＋O3系プラズマCVDシリコン酸化膜
を得ることができる。
また、上記実施例では、半導体基板表面にDRAM素子が
形成された半導体装置に適用した場合を述べたが、他の
保護絶縁膜を有する半導体装置に適用しても、同様の効
果を奏する。
形成された半導体装置に適用した場合を述べたが、他の
保護絶縁膜を有する半導体装置に適用しても、同様の効
果を奏する。
第８図は、半導体基板表面にSRAM素子が形成された半
導体装置の断面図である。第８図を参照して、シリコン
半導体基板１の表面にSRAM素子301が形成されている。S
RAM素子310は、素子分離酸化膜313で分離された活性領
域に形成されたＰ型ウェル領域311とＮ型ウェル領域312
とを含む。Ｐ型ウェル領域311の主表面にはＮ型不純物
拡散層315が形成されている。Ｎ型ウェル領域312の主表
面にはＰ型不純物拡散層316が形成されている。Ｐ型ウ
ェル領域311およびＮ型ウェル領域312の上方には、ゲー
ト電極314が形成されている。SRAM素子は、Ｐ型ウェル
領域311およびＮ型ウェル領域312の上方に設けられた多
結晶シリコン配線317を含む。SRAM素子310を覆うように
第１の絶縁膜３が形成されている。第１の絶縁膜３の上
には第１の配線４が形成されている。第１の配線４はボ
ンディングパッド部６を含む。第１の配線４を覆うよう
に保護絶縁膜５が形成されている。保護絶縁膜５は、第
１の配線４を覆うように設けられた、第１層目のTEOS＋
O2（N2O）系プラズマCVDシリコン酸化膜101を含む。第
１層目のシリコン酸化膜101の上には、第２層目の、TEO
S＋O2（N2O）＋O3系プラズマCVD・シリコン酸化膜102が
形成されている。第２層目のシリコン酸化膜102の上に
は、第３層目のTEOS＋O2（N2O）系プラズマCVD・シリコ
ン酸化膜103が形成されている。第３層目のシリコン酸
化膜103の上には、第４層目の、TEOS＋O2（N2O）＋O3系
プラズマCVD・シリコン酸化膜104が形成されている。第
４層目のシリコン酸化膜104の上には、第５層目のTEOS
＋O2（N2O）系プラズマCVD・シリコン酸化膜105が形成
されている。第５層目のシリコン酸化膜105の上には、
第６層目のTEOS＋O2（N2O）＋O3系プラズマCVD・シリコ
ン酸化膜106が形成されている。第６層目のシリコン酸
化膜106の上には、第７層目のTEOS＋O2（N2O）系プラズ
マCVD・シリコン酸化膜107が形成されている。ボンディ
ングパッド部６には、ボンディングワイヤ24が接続され
ている。当該半導体装置は、モールド樹脂25により全体
がパッケージされている。
導体装置の断面図である。第８図を参照して、シリコン
半導体基板１の表面にSRAM素子301が形成されている。S
RAM素子310は、素子分離酸化膜313で分離された活性領
域に形成されたＰ型ウェル領域311とＮ型ウェル領域312
とを含む。Ｐ型ウェル領域311の主表面にはＮ型不純物
拡散層315が形成されている。Ｎ型ウェル領域312の主表
面にはＰ型不純物拡散層316が形成されている。Ｐ型ウ
ェル領域311およびＮ型ウェル領域312の上方には、ゲー
ト電極314が形成されている。SRAM素子は、Ｐ型ウェル
領域311およびＮ型ウェル領域312の上方に設けられた多
結晶シリコン配線317を含む。SRAM素子310を覆うように
第１の絶縁膜３が形成されている。第１の絶縁膜３の上
には第１の配線４が形成されている。第１の配線４はボ
ンディングパッド部６を含む。第１の配線４を覆うよう
に保護絶縁膜５が形成されている。保護絶縁膜５は、第
１の配線４を覆うように設けられた、第１層目のTEOS＋
O2（N2O）系プラズマCVDシリコン酸化膜101を含む。第
１層目のシリコン酸化膜101の上には、第２層目の、TEO
S＋O2（N2O）＋O3系プラズマCVD・シリコン酸化膜102が
形成されている。第２層目のシリコン酸化膜102の上に
は、第３層目のTEOS＋O2（N2O）系プラズマCVD・シリコ
ン酸化膜103が形成されている。第３層目のシリコン酸
化膜103の上には、第４層目の、TEOS＋O2（N2O）＋O3系
プラズマCVD・シリコン酸化膜104が形成されている。第
４層目のシリコン酸化膜104の上には、第５層目のTEOS
＋O2（N2O）系プラズマCVD・シリコン酸化膜105が形成
されている。第５層目のシリコン酸化膜105の上には、
第６層目のTEOS＋O2（N2O）＋O3系プラズマCVD・シリコ
ン酸化膜106が形成されている。第６層目のシリコン酸
化膜106の上には、第７層目のTEOS＋O2（N2O）系プラズ
マCVD・シリコン酸化膜107が形成されている。ボンディ
ングパッド部６には、ボンディングワイヤ24が接続され
ている。当該半導体装置は、モールド樹脂25により全体
がパッケージされている。
このように構成される半導体装置であっても、前述の
実施例と同様の効果を実現する。
実施例と同様の効果を実現する。
また、半導体基板の表面に形成される素子はDRAM素子
やSRAM素子以外の他の素子、たとえばEPROM素子、E2PRO
M素子、マイクロコンピュータ回路素子、CMOS論理回路
素子、バイポーラトランジスタ素子等の素子であっても
よい。
やSRAM素子以外の他の素子、たとえばEPROM素子、E2PRO
M素子、マイクロコンピュータ回路素子、CMOS論理回路
素子、バイポーラトランジスタ素子等の素子であっても
よい。
［発明の効果］ 以上説明したとおり、この発明の第１の局面に従う半
導体装置によれば、ステップカバレッジ性のよいシリコ
ン酸化膜と膜質のよいシリコン酸化膜とを交互に積層す
ることによって保護絶縁膜を形成している。この保護絶
縁膜は両方の膜の長所を生かすことができ、耐クラック
性に優れ、しかもステップカバレッジ性や平坦性が良好
となる。その結果、モールド樹脂の収縮応力により発生
する保護絶縁膜のクラックを防止でき、信頼性レベルの
高い半導体装置が得られるという効果を奏する。
導体装置によれば、ステップカバレッジ性のよいシリコ
ン酸化膜と膜質のよいシリコン酸化膜とを交互に積層す
ることによって保護絶縁膜を形成している。この保護絶
縁膜は両方の膜の長所を生かすことができ、耐クラック
性に優れ、しかもステップカバレッジ性や平坦性が良好
となる。その結果、モールド樹脂の収縮応力により発生
する保護絶縁膜のクラックを防止でき、信頼性レベルの
高い半導体装置が得られるという効果を奏する。
この発明の第２および第３の局面に従う半導体装置の
製造方法によれば、ステップカバレッジ性のよいシリコ
ン酸化膜と膜質のよいシリコン酸化膜とを交互に積層す
ることによって、保護絶縁膜を形成することができる。
得られた保護絶縁膜は、両方の膜の長所が生かされ、耐
クラック性に優れ、しかも、ステップカバレッジ性や平
坦性の良好なものとなる。そのため、モールド樹脂の収
縮応力により発生する保護絶縁膜のクラックを防止で
き、信頼性レベルの高い半導体装置が得られるという効
果を奏する。
製造方法によれば、ステップカバレッジ性のよいシリコ
ン酸化膜と膜質のよいシリコン酸化膜とを交互に積層す
ることによって、保護絶縁膜を形成することができる。
得られた保護絶縁膜は、両方の膜の長所が生かされ、耐
クラック性に優れ、しかも、ステップカバレッジ性や平
坦性の良好なものとなる。そのため、モールド樹脂の収
縮応力により発生する保護絶縁膜のクラックを防止で
き、信頼性レベルの高い半導体装置が得られるという効
果を奏する。
この発明の第４の局面に従う半導体装置の製造装置に
よれば、ステップカバレッジ性の良いシリコン酸化膜と
膜質の良いシリコン酸化膜とが交互に積層された保護絶
縁膜を形成することができる。得られた保護絶縁膜は、
両方の膜の長所が生かされ、耐クラック性に優れ、しか
も、ステップカバレッジ性や平坦性も良好なものとな
る。
よれば、ステップカバレッジ性の良いシリコン酸化膜と
膜質の良いシリコン酸化膜とが交互に積層された保護絶
縁膜を形成することができる。得られた保護絶縁膜は、
両方の膜の長所が生かされ、耐クラック性に優れ、しか
も、ステップカバレッジ性や平坦性も良好なものとな
る。
第１図は、この発明の一実施例にかかる半導体装置の断
面図である。 第2A図〜第2G図は、第１図に示す半導体装置の製造工程
を断面図で示したものである。 第3A図および第3B図は、それぞれ、TEOS＋O2（N2O）系
プラズマCVDシリコン酸化膜の堆積方法の良い例と悪い
例を断面図で示したものである。 第3C図および第3D図は、それぞれ、TEOS＋O2（N2O）
＋O3系プラズマCVDシリコン酸化膜の堆積の良い例と悪
い例を断面図で示したものである。 第４図は、保護絶縁膜の堆積に用いられる化学気相成長
装置の概念図である。 第５図は、この発明の他の実施例にかかる半導体装置の
断面図である。 第６図は、この発明のさらに他の実施例にかかる半導体
装置の断面図である。 第７図は、TEOS＋O2（N2O）＋O3系プラズマCVDシリコン
酸化膜の堆積条件の一例を示した図である。 第８図は、この発明のさらに他の実施例にかかる半導体
装置の断面図である。 第９図は、従来のモールド樹脂封止型パッケージの半導
体装置の断面図である。 第10図は、第９図におけるＡ部分の拡大図である。 第11A図〜第11F図は、第10図に示す半導体装置の製造方
法を断面図で示したものである。 第12図は、従来のモールド樹脂封止型パッケージの半導
体装置の問題点を図示した概念図である。 第13図は、第12図におけるＡ部分の拡大図である。 第14A図は、シランを用いて堆積した従来のシリコン酸
化膜の問題点を図示した断面図である。第14B図はTEOS
と酸素を用いた従来のプラズマCVD・シリコン酸化膜の
問題点を図示した断面図である。第14C図は、有機シラ
ンとオゾンを用いた従来の熱CVD・シリコン酸化膜の問
題点を図示した断面図である。第14D図は、表面縮合化
反応を図示した図である。 図において、１はシリコン半導体基板、２はDRAM素子、
４は第１の配線、５は保護絶縁膜、101、103、105、107
は膜中にSiOH結合をほとんど含まないシリコン酸化膜
層、102,104,106はSiOH結合を多く含むシリコン酸化膜
層である。 なお、各図中、同一符号は同一または相当部分を示す。
面図である。 第2A図〜第2G図は、第１図に示す半導体装置の製造工程
を断面図で示したものである。 第3A図および第3B図は、それぞれ、TEOS＋O2（N2O）系
プラズマCVDシリコン酸化膜の堆積方法の良い例と悪い
例を断面図で示したものである。 第3C図および第3D図は、それぞれ、TEOS＋O2（N2O）
＋O3系プラズマCVDシリコン酸化膜の堆積の良い例と悪
い例を断面図で示したものである。 第４図は、保護絶縁膜の堆積に用いられる化学気相成長
装置の概念図である。 第５図は、この発明の他の実施例にかかる半導体装置の
断面図である。 第６図は、この発明のさらに他の実施例にかかる半導体
装置の断面図である。 第７図は、TEOS＋O2（N2O）＋O3系プラズマCVDシリコン
酸化膜の堆積条件の一例を示した図である。 第８図は、この発明のさらに他の実施例にかかる半導体
装置の断面図である。 第９図は、従来のモールド樹脂封止型パッケージの半導
体装置の断面図である。 第10図は、第９図におけるＡ部分の拡大図である。 第11A図〜第11F図は、第10図に示す半導体装置の製造方
法を断面図で示したものである。 第12図は、従来のモールド樹脂封止型パッケージの半導
体装置の問題点を図示した概念図である。 第13図は、第12図におけるＡ部分の拡大図である。 第14A図は、シランを用いて堆積した従来のシリコン酸
化膜の問題点を図示した断面図である。第14B図はTEOS
と酸素を用いた従来のプラズマCVD・シリコン酸化膜の
問題点を図示した断面図である。第14C図は、有機シラ
ンとオゾンを用いた従来の熱CVD・シリコン酸化膜の問
題点を図示した断面図である。第14D図は、表面縮合化
反応を図示した図である。 図において、１はシリコン半導体基板、２はDRAM素子、
４は第１の配線、５は保護絶縁膜、101、103、105、107
は膜中にSiOH結合をほとんど含まないシリコン酸化膜
層、102,104,106はSiOH結合を多く含むシリコン酸化膜
層である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (8)
- 【請求項１】素子表面部に保護絶縁膜が被覆されてなる
半導体装置であって、 前記素子が形成された半導体基板と、 当該半導体装置の上層部に設けられた配線パターンと、 前記配線パターンを被覆するように、前記半導体基板の
上に設けられた保護絶縁膜と、を備え、 前記保護絶縁膜は、第１のシリコン酸化膜層と、膜中に
該第１のシリコン酸化膜層よりもSiOH結合をより多く含
む第２のシリコン酸化膜層と、を含み、 前記第１のシリコン酸化膜層と前記第２のシリコン酸化
膜層とは交互に、少なくとも３層以上積層されているこ
とを特徴とする、保護絶縁膜を有する半導体装置。 - 【請求項２】前記第１のシリコン酸化膜の厚みは500−2
000Åであり、前記第２のシリコン酸化膜の厚みは500−
2000Åである、特許請求の範囲第１項に記載の保護絶縁
膜を有する半導体装置。 - 【請求項３】素子表面部に保護絶縁膜が被覆されてなる
半導体装置の製造方法であって、 半導体基板に素子を形成する第１工程と、 前記半導体基板の上に上層部の配線パターンを形成する
第２工程と、 前記配線パターンを含む前記半導体基板の上に、有機シ
ランと、酸素または亜酸化窒素を含む混合ガスを用い
て、プラズマ化学気相成長法により、第１のシリコン酸
化膜を堆積する第３工程と、 前記第１のシリコン酸化膜の上に、前記混合ガスにオゾ
ンガスを添加してなるガスを用いて、プラズマ化学気相
成長法により、第２のシリコン酸化膜を堆積する第４工
程と、 を備えた、保護絶縁膜を有する半導体装置の製造方法。 - 【請求項４】前記第３工程と前記第４工程は、交互に繰
返して行なわれる、特許請求の範囲第３項に記載の、保
護絶縁膜を有する半導体装置の製造方法。 - 【請求項５】素子表面部に保護絶縁膜が被覆されてなる
半導体装置の製造方法であって、 半導体基板に素子を形成する第１工程と、 前記半導体基板の上に上層部の配線パターンを形成する
第２工程と、 前記配線パターンを含む前記半導体基板の上に、有機シ
ランとオゾンガスと、酸素または亜酸化窒素を含む混合
ガスを用いて、プラズマ化学気相成長法により、第１の
シリコン酸化膜を堆積する第３工程と、 前記第１のシリコン酸化膜の上に、有機シランと、酸素
または亜酸化窒素を含む混合ガスを用いて、プラズマ化
学気相成長法により、第２のシリコン酸化膜を堆積する
第４工程と、を備えた、保護絶縁膜を有する半導体装置
の製造方法。 - 【請求項６】前記第３工程と前記第４工程は、交互に繰
返して行なわれる、特許請求の範囲第５項に記載の、保
護絶縁膜を有する半導体装置の製造方法。 - 【請求項７】半導体基板の上に保護絶縁膜を形成する、
半導体装置の製造装置であって、 反応室と、 前記反応室内に半導体基板を配置する第１操作を行なう
手段と、 前記反応室内に、有機シランと、酸素または亜酸化窒素
を送り込む第２操作を行なう手段と、 前記反応室内に送り込まれたガスをプラズマ化させる第
３操作を行なう手段と、 前記反応室内にオゾンガスを間欠的に送り込む第４操作
を行なう手段と、 を備えた、保護絶縁膜を有する半導体装置の製造装置。 - 【請求項８】前記オゾンガスを間欠的に送り込むのに同
期させて、高周波電力を間欠的に低下させて前記プラズ
マ化を行なう、特許請求の範囲第７項に記載の、保護絶
縁膜を有する半導体装置の製造装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2146973A JP2668043B2 (ja) | 1990-06-04 | 1990-06-04 | 保護絶縁膜を有する半導体装置，その製造方法およびその製造装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2146973A JP2668043B2 (ja) | 1990-06-04 | 1990-06-04 | 保護絶縁膜を有する半導体装置，その製造方法およびその製造装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0438829A JPH0438829A (ja) | 1992-02-10 |
| JP2668043B2 true JP2668043B2 (ja) | 1997-10-27 |
Family
ID=15419755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2146973A Expired - Fee Related JP2668043B2 (ja) | 1990-06-04 | 1990-06-04 | 保護絶縁膜を有する半導体装置，その製造方法およびその製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2668043B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3102974B2 (ja) * | 1993-09-20 | 2000-10-23 | 富士通株式会社 | 半導体装置における絶縁膜の形成方法 |
| US6197705B1 (en) * | 1999-03-18 | 2001-03-06 | Chartered Semiconductor Manufacturing Ltd. | Method of silicon oxide and silicon glass films deposition |
| CN108698513B (zh) | 2016-03-02 | 2019-06-18 | 富士胶片株式会社 | 投影型显示装置、投影控制方法及记录介质 |
| US20230029075A1 (en) * | 2019-12-23 | 2023-01-26 | Ams Ag | Semiconductor device with a bond pad and a sandwich passivation layer and manufacturing method thereof |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06103691B2 (ja) * | 1989-02-20 | 1994-12-14 | 松下電器産業株式会社 | 薄膜の形成方法 |
-
1990
- 1990-06-04 JP JP2146973A patent/JP2668043B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0438829A (ja) | 1992-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2814009B2 (ja) | 半導体装置の製造方法 | |
| US6963125B2 (en) | Electronic device packaging | |
| US5459105A (en) | Method of manufacturing a semiconductor device having multilayer insulating films | |
| US8912654B2 (en) | Semiconductor chip with integrated via | |
| US5744378A (en) | Method for fabricating a semiconductor device having multilevel interconnections | |
| US5432128A (en) | Reliability enhancement of aluminum interconnects by reacting aluminum leads with a strengthening gas | |
| JP4168397B2 (ja) | 高アスペクト比の半導体デバイス用のボロンドープ窒化チタン層 | |
| TW406332B (en) | Insulating layer of semiconductor device | |
| JP2668043B2 (ja) | 保護絶縁膜を有する半導体装置，その製造方法およびその製造装置 | |
| KR20010086329A (ko) | 반도체 장치 및 그 제조방법 | |
| JP2700351B2 (ja) | 半導体装置およびその製造方法 | |
| US5126825A (en) | Wiring structure of a semiconductor device with beta tungsten | |
| CN106981459A (zh) | 半导体器件及其制造方法 | |
| JPH03133131A (ja) | 半導体装置 | |
| JP2579142B2 (ja) | 樹脂封止型半導体装置 | |
| JPH03175632A (ja) | 半導体装置およびその製造方法 | |
| JP2659600B2 (ja) | 半導体装置の製造方法 | |
| JPS60113435A (ja) | 半導体装置およびその製造方法 | |
| TW415009B (en) | Two-stage fabrication method of void free dielectrics | |
| JPH0744218B2 (ja) | 半導体装置およびその製造方法 | |
| KR100401504B1 (ko) | 반도체장치의 패시베이션층 형성방법 | |
| JPS6210017B2 (ja) | ||
| JPS5974651A (ja) | 半導体装置 | |
| JP2000232100A (ja) | 半導体装置とその製法 | |
| KR100372658B1 (ko) | 반도체소자의금속배선간평탄화절연막형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |