JP2666186B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JP2666186B2 JP2666186B2 JP63085232A JP8523288A JP2666186B2 JP 2666186 B2 JP2666186 B2 JP 2666186B2 JP 63085232 A JP63085232 A JP 63085232A JP 8523288 A JP8523288 A JP 8523288A JP 2666186 B2 JP2666186 B2 JP 2666186B2
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- forming
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体素子の表面パターン上に絶縁膜及び
アルミニウム等の電極材料により形成された保護柱を設
けることにより、製造工程において加わる外部ストレス
より半導体素子の表面パターンを保護する半導体素子の
製造方法に関するものである。
アルミニウム等の電極材料により形成された保護柱を設
けることにより、製造工程において加わる外部ストレス
より半導体素子の表面パターンを保護する半導体素子の
製造方法に関するものである。
（従来の技術） 従来、このような分野の技術としては、例えば、以下
に示すようなものがあった。
に示すようなものがあった。
第３図はかかる従来の製造方法により製造した半導体
素子の代表例の断面図である。
素子の代表例の断面図である。
図中、１は半導体基板、２はその半導体基板１と反対
導電型の不純物導入領域、３はその半導体基板１と同導
電型の不純物導入領域、４は第１の絶縁膜、５はアルミ
ニウム等により形成された外部取り出し電極、６は不純
物導入領域２と外部取り出し電極５をオーミック接触さ
せるためのコンタクトホール、７は第２の絶縁膜であ
る。
導電型の不純物導入領域、３はその半導体基板１と同導
電型の不純物導入領域、４は第１の絶縁膜、５はアルミ
ニウム等により形成された外部取り出し電極、６は不純
物導入領域２と外部取り出し電極５をオーミック接触さ
せるためのコンタクトホール、７は第２の絶縁膜であ
る。
この図に示すように、半導体素子の表面は絶縁膜及び
アルミニウム等の電極形成部が他の箇所に対してより高
くなる構造となっている。
アルミニウム等の電極形成部が他の箇所に対してより高
くなる構造となっている。
（発明が解決しようとする課題） しかしながら、以上述べた従来の半導体素子において
は、例えば、ホトリソグラフィー、ウエハ研磨の工程に
おいて、外部より加わるストレスにより、素子形成領域
上において一番高い部分の絶縁膜にクラックが発生する
といった問題があった。
は、例えば、ホトリソグラフィー、ウエハ研磨の工程に
おいて、外部より加わるストレスにより、素子形成領域
上において一番高い部分の絶縁膜にクラックが発生する
といった問題があった。
本各発明は、以上述べた半導体素子製造工程において
外部より加わるストレスにより、素子形成領域のうちで
一番高い部分の絶縁膜にクラックが発生するという問題
点を除去し、クラックの発生しない品質の優れた半導体
素子の製造方法を提供することを目的とする。
外部より加わるストレスにより、素子形成領域のうちで
一番高い部分の絶縁膜にクラックが発生するという問題
点を除去し、クラックの発生しない品質の優れた半導体
素子の製造方法を提供することを目的とする。
（課題を解決するための手段） 本各発明は、上記問題点を解決するために、 （１）半導体素子の製造方法において、素子形成領域
と、この素子形成領域の周囲に部分的に位置する保護柱
形成領域とを有する半導体基板上に酸化膜を形成する工
程と、前記保護柱形成領域部分に前記酸化膜をホトリソ
グラフィーにより残して酸化膜の保護柱を形成する工程
と、前記素子形成領域に素子を形成する工程と、全面に
電極材料を形成した後、この素子に接続される電極部分
および前記酸化膜の保護柱上を残してパターニングする
工程と、全面に保護膜を形成する工程と、前記電極への
コンタクトホールを形成する工程とを施すようにしたも
のである。
と、この素子形成領域の周囲に部分的に位置する保護柱
形成領域とを有する半導体基板上に酸化膜を形成する工
程と、前記保護柱形成領域部分に前記酸化膜をホトリソ
グラフィーにより残して酸化膜の保護柱を形成する工程
と、前記素子形成領域に素子を形成する工程と、全面に
電極材料を形成した後、この素子に接続される電極部分
および前記酸化膜の保護柱上を残してパターニングする
工程と、全面に保護膜を形成する工程と、前記電極への
コンタクトホールを形成する工程とを施すようにしたも
のである。
（２）半導体素子の製造方法において、素子形成領域
と、この素子形成領域の周囲に部分的に位置する保護柱
形成領域とを有する半導体基板の、素子形成領域に素子
を形成する工程と、前記保護柱形成領域部分に酸化膜を
ホトリソグラフィーにより残して酸化膜の保護柱を形成
する工程と、全面に酸化膜を形成する工程と、全面に電
極材料を形成した後、この素子に接続される電極部分お
よび前記酸化膜の保護柱上を残してパターニングする工
程と、全面に保護膜を形成する工程と、前記電極へのコ
ンタクトホールを形成する工程とを施すようにしたもの
である。
と、この素子形成領域の周囲に部分的に位置する保護柱
形成領域とを有する半導体基板の、素子形成領域に素子
を形成する工程と、前記保護柱形成領域部分に酸化膜を
ホトリソグラフィーにより残して酸化膜の保護柱を形成
する工程と、全面に酸化膜を形成する工程と、全面に電
極材料を形成した後、この素子に接続される電極部分お
よび前記酸化膜の保護柱上を残してパターニングする工
程と、全面に保護膜を形成する工程と、前記電極へのコ
ンタクトホールを形成する工程とを施すようにしたもの
である。
（作用） 本各発明によれば、上記したように、素子形成領域上
の絶縁膜或いは電極より高く形成される素子形成領域の
周囲の部分的に位置する保護柱形成領域に酸化膜及び電
極材料による保護柱を形成する。
の絶縁膜或いは電極より高く形成される素子形成領域の
周囲の部分的に位置する保護柱形成領域に酸化膜及び電
極材料による保護柱を形成する。
従って、外部より加わるストレスをこの保護柱にて支
え、直接素子形成領域上の絶縁膜にストレスが加わらな
いようにして、素子形成領域上の絶縁膜を保護すること
ができる。
え、直接素子形成領域上の絶縁膜にストレスが加わらな
いようにして、素子形成領域上の絶縁膜を保護すること
ができる。
（実施例） 以下、本各発明の実施例について図面を参照しながら
詳細に説明する。
詳細に説明する。
第１図は本各発明の実施例により製造された半導体素
子の断面図である。
子の断面図である。
図において、11は半導体基板、12はその半導体基板11
と反対導電型の不純物導入領域、13はその半導体基板11
と同導電型の不純物導入領域、14は第１の絶縁膜、15は
第１の絶縁膜14で形成した保護柱、16は外部取り出し電
極、17は不純物導入領域12,13と外部取り出し電極16を
オーミック接触させるコンタクトホール、18はアルミニ
ウム（Al）等の電極材料からなる保護柱、19は第２の絶
縁膜、20はその第２の絶縁膜19で形成した保護柱であ
る。
と反対導電型の不純物導入領域、13はその半導体基板11
と同導電型の不純物導入領域、14は第１の絶縁膜、15は
第１の絶縁膜14で形成した保護柱、16は外部取り出し電
極、17は不純物導入領域12,13と外部取り出し電極16を
オーミック接触させるコンタクトホール、18はアルミニ
ウム（Al）等の電極材料からなる保護柱、19は第２の絶
縁膜、20はその第２の絶縁膜19で形成した保護柱であ
る。
この半導体素子においては、例えば、半導体基板11は
ｎ型、不純物導入領域12はｐ型、不純物導入領域13はｎ
型で構成されている。
ｎ型、不純物導入領域12はｐ型、不純物導入領域13はｎ
型で構成されている。
この図に示すように、前記保護柱20は半導体パターン
上のどの部分の絶縁膜の高さよりも高くなるように構成
される。
上のどの部分の絶縁膜の高さよりも高くなるように構成
される。
次に、請求項に係る発明の一実施例を第２図を参照し
つつ説明する。
つつ説明する。
（ａ）ｎ型Si基板21上に膜厚5000Å程度のSiO2膜22を形
成し、プロテスト酸化（保護柱形成用酸化）を行う。
成し、プロテスト酸化（保護柱形成用酸化）を行う。
（ｂ）プロテクト・ホトリソを行い、保護柱22′の形成
を行う。
を行う。
（ｃ）膜厚4000Å程度のSiO2膜23による酸化を行う。
（ｄ）ベース・ホトリソを行う。
（ｅ）BSG（Boro−Silicate Glass）24によるベース・
デポジション（比抵抗ρＳ＝80Ω／□）を行う。
デポジション（比抵抗ρＳ＝80Ω／□）を行う。
（ｆ）ベース・ドライブインを行い、ベース25を形成す
る（膜厚5000Å程度のSiO2膜26を形成）。
る（膜厚5000Å程度のSiO2膜26を形成）。
（ｇ）エミッタ・ホトリソを行う。
（ｈ）PSG（Phospho−Silicate Glass）27によるエミ
ッタ・デポジションを行う。
ッタ・デポジションを行う。
（ｉ）エミッタ・ドライブインを行い、エミッタ28を形
成する。
成する。
（ｊ）コンタクト・ホトリソを行う。
（ｋ）膜厚1.4μｍ程度のAl30からなるメタル蒸着を行
う。
う。
（ｌ）メタル・ホトリソを行う。ここで、電極31を形成
すると共に保護柱が形成される部分にもメタルを残し、
電極材料の保護柱32を形成する。
すると共に保護柱が形成される部分にもメタルを残し、
電極材料の保護柱32を形成する。
（ｍ）膜厚12000Å程度のパッシベーション膜33を堆積
し、保護柱34を形成する。
し、保護柱34を形成する。
（ｎ）パッシベーション・ホトリソを行う。
（ｏ）バック・グラインド（ウエハ裏面研磨：ウエハ厚
280μｍ）を行う。
280μｍ）を行う。
なお、このようにして保護柱を形成した場合、最終的
な保護柱の高さは3.4μｍ程度である。
な保護柱の高さは3.4μｍ程度である。
次に、請求項２に係る発明の一実施例を第４図を参照
しつつ説明する。
しつつ説明する。
（ａ）ｎ型Si基板41上に膜厚4000Å程度のSiO2膜42を形
成する。
成する。
（ｂ）ベース・ホトリソを行う。
（ｃ）BSG（Boro−Silicate Glass）43によるベース・
デポジション（比抵抗ρＳ＝80Ω／□）を行う。
デポジション（比抵抗ρＳ＝80Ω／□）を行う。
（ｄ）ベース・ドライブインを行い、ベース44を形成す
る（膜厚5000Å程度のSiO2膜45を形成）。
る（膜厚5000Å程度のSiO2膜45を形成）。
（ｅ）エミッタ・ホトリソを行う。
（ｆ）PSG（Phospho−Silicate Glass）46によるエミ
ッタ・デポジションを行う。
ッタ・デポジションを行う。
（ｇ）エミッタ・ドライブインを行い、エミッタ47を形
成する。
成する。
（ｈ）プロテクト・ホトリソを行い、保護柱45′を形成
する。
する。
（ｉ）プロテクト酸化（膜厚15000Å程度のSiO2膜48を
形成）を行い、その素子形成領域以外の部分には高い部
分49を形成する。
形成）を行い、その素子形成領域以外の部分には高い部
分49を形成する。
（ｊ）コンタクト・ホトリソを行う。
（ｋ）膜厚1.4μｍ程度のAl50からなるメタル蒸着を行
う。
う。
（ｌ）メタル・ホトリソを行う。ここで、電極51を形成
すると共に保護柱が形成される部分にもメタルを残し、
電極材料の保護柱52を形成する。
すると共に保護柱が形成される部分にもメタルを残し、
電極材料の保護柱52を形成する。
（ｍ）膜厚12000Å程度のパッシベーション膜53を堆積
し、保護柱54を形成する。
し、保護柱54を形成する。
（ｎ）パッシベーション・ホトリソを行う。
（ｏ）バック・グラインド（ウエハ裏面研磨：ウエハ厚
280μｍ）を行う。
280μｍ）を行う。
なお、このようにして保護柱を形成した場合、保護柱
の最終的な保護柱の高さは3.2μｍ程度である。
の最終的な保護柱の高さは3.2μｍ程度である。
次に、第１の参考例を第５図を参照しつつ説明する。
（ａ）ｎ型Si基板61上に膜厚4000Å程度のSiO2膜62を形
成する。
成する。
（ｂ）ベース・ホトリソを行う。
（ｃ）BSG（Boro−Silicate Glass）63によるベース・
デポジション（比抵抗ρＳ＝80Ω／□）を行う。
デポジション（比抵抗ρＳ＝80Ω／□）を行う。
（ｄ）ベース・ドライブインを行い、ベース65を形成す
る。
る。
（ｅ）プロテクト・ホトリソを行い、保護柱64′を形成
する。
する。
（ｆ）プロテクト酸化（膜厚5000Å程度のSiO2膜66を形
成）。
成）。
（ｇ）エミッタ・ホトリソを行う。
（ｈ）PSG（Phospho−Silicate Glass）67によるエミ
ッタ・デポジションを行う。
ッタ・デポジションを行う。
（ｉ）エミッタ・ドライブインを行い、エミッタ68を形
成する。
成する。
（ｊ）コンタクト・ホトリソを行う。
（ｋ）膜厚1.4μｍ程度のAl69からなるメタル蒸着を行
う。
う。
（ｌ）メタル・ホトリソを行う。ここで、電極70を形成
すると共に保護柱が形成される部分にもメタルを残し、
電極材料の保護柱71を形成する。
すると共に保護柱が形成される部分にもメタルを残し、
電極材料の保護柱71を形成する。
（ｍ）膜厚12000Å程度のパッシベーション膜72を堆積
し、保護柱73を形成する。
し、保護柱73を形成する。
（ｎ）パッシベーション・ホトリソを行う。
（ｏ）バック・グラインド（ウエハ裏面研磨：ウエハ厚
280μｍ）を行う。
280μｍ）を行う。
なお、このようにして保護柱を形成した場合、保護柱
の最終的な高さは前記第２実施例と同様に3.2μｍ程度
である。
の最終的な高さは前記第２実施例と同様に3.2μｍ程度
である。
次に、第２の参考例を第６図を参照しつつ説明する。
（ａ）ｎ型Si基板81上に膜厚4000Å程度のSiO2膜82を形
成する。
成する。
（ｂ）ベース・ホトリソを行う。
（ｃ）BSG（Boro−Silicate Glass）83によるベース・
デポジション（比抵抗ρＳ＝80Ω／□）を行う。
デポジション（比抵抗ρＳ＝80Ω／□）を行う。
（ｄ）ベース・ドライブインを行い、ベース84を形成す
る（膜厚5000Å程度のSiO2膜85を形成）。
る（膜厚5000Å程度のSiO2膜85を形成）。
（ｅ）エミッタ・ホトリソを行う。
（ｆ）PSG（Phospho−Silicate Glass）86によるエミ
ッタ・デポジションを行う。
ッタ・デポジションを行う。
（ｇ）エミッタ・ドライブインを行い、エミッタ87を形
成する。
成する。
（ｈ）コンタクト・ホトリソを行う。
（ｉ）膜厚1.4μｍ程度のAl88からなるメタル蒸着を行
う。
う。
（ｊ）メタル・ホトリソを行う。ここで、電極89を形成
すると共に保護柱が形成される部分にもメタルを残し、
電極材料の保護柱90を形成する。
すると共に保護柱が形成される部分にもメタルを残し、
電極材料の保護柱90を形成する。
（ｋ）パッシベーション膜91を堆積し、保護柱92を形成
する。
する。
（ｌ）パッシベーション・ホトリソを行う。
（ｍ）バック・グラインド（ウエハ裏面研磨：ウエハ厚
280μｍ）を行う。
280μｍ）を行う。
なお、このようにして保護柱を形成した場合、保護柱
の最終的な高さは前記請求項２に係る発明の実施例と同
様に3.2μｍ程度である。
の最終的な高さは前記請求項２に係る発明の実施例と同
様に3.2μｍ程度である。
上記した各実施例から明らかなように、本各発明によ
れば、常に保護柱が、素子形成領域上の第１の絶縁膜、
第２の絶縁膜及び外部取り出し電極より高くなるように
処理を実施することができ、素子形成領域の保護を行う
ことができる。特に、バック・グラインド工程において
は、パターン側の真空吸着した状態でウエハの裏面を研
磨するので、パターン面に大きなストレスがかかること
になる。
れば、常に保護柱が、素子形成領域上の第１の絶縁膜、
第２の絶縁膜及び外部取り出し電極より高くなるように
処理を実施することができ、素子形成領域の保護を行う
ことができる。特に、バック・グラインド工程において
は、パターン側の真空吸着した状態でウエハの裏面を研
磨するので、パターン面に大きなストレスがかかること
になる。
なお、第７図に示すように、保護柱94はチップパター
ン93上にあきスペース部に最低１個形成することができ
る。ここで、95は拡散部、96はコンタクトホール部であ
る。
ン93上にあきスペース部に最低１個形成することができ
る。ここで、95は拡散部、96はコンタクトホール部であ
る。
また、各チップを分離するために幅W1（約100μｍ）
のグリッドライン97が設けられているが、保護柱はその
グリッドライン97に設けるようにしてもよい。
のグリッドライン97が設けられているが、保護柱はその
グリッドライン97に設けるようにしてもよい。
なお、本各発明は上記実施例に限定されるものではな
く、本各発明の趣旨に基づいて種々の変形が可能であ
り、これらを本各発明の範囲から排除するものではな
い。
く、本各発明の趣旨に基づいて種々の変形が可能であ
り、これらを本各発明の範囲から排除するものではな
い。
（発明の効果） 本各発明によれば、素子形成領域上の絶縁膜或いは電
極より高く形成される、素子形成領域の周囲の部分的に
位置する保護柱形成領域に酸化膜及び電極材料による保
護柱を形成する。
極より高く形成される、素子形成領域の周囲の部分的に
位置する保護柱形成領域に酸化膜及び電極材料による保
護柱を形成する。
したがって、上記保護柱にのみ外部ストレスがかか
り、素子形成領域上の絶縁膜は外力より保護されること
になり、クラックの発生を防止することができ、半導体
素子の品質の向上を図ることができる。
り、素子形成領域上の絶縁膜は外力より保護されること
になり、クラックの発生を防止することができ、半導体
素子の品質の向上を図ることができる。
また、その半導体素子の製造に当たっては、従来の工
程に比して格段の工程の変更乃至は追加を行う必要はな
く、簡単に製造することができる。
程に比して格段の工程の変更乃至は追加を行う必要はな
く、簡単に製造することができる。
さらに、電極材料の保護柱を有するため、半導体素子
の電気回路への影響を極力抑えることができるととも
に、電極材料の使用量の低減を図ることができる。
の電気回路への影響を極力抑えることができるととも
に、電極材料の使用量の低減を図ることができる。
第１図は本各発明の実施例により製造された半導体素子
の断面図、第２図は請求項１に係る発明の一実施例を説
明するための図、第３図は従来の製造方法により製造し
た半導体素子の断面図、第４図は請求項２に係る発明の
一実施例を説明するための図、第５図は第１の参考例を
説明するための図、第６図は第２の参考例を説明するた
めの図、第７図は本各発明の実施例における、チップへ
の保護柱の配置状態を示す平面図である。 11……半導体基板、12……半導体基板と反対導電型の不
純物導入領域、13……半導体基板と同導電型の不純物導
入領域、14……第１の絶縁膜、15……第１の絶縁膜で形
成した保護柱（絶縁膜の保護柱）、16……外部取り出し
電極、17……コンタクトホール、18……Al等の電極材料
からなる保護柱（電極材料の保護柱）、19……第２の絶
縁膜、20……第２の絶縁膜で形成した保護柱（絶縁膜の
保護柱）、21,41,61,81……ｎ型Si基板、22,23,26,42,4
5,48,62,64,66,82,85……SiO2膜、24,43,63,83……BS
G、25,44,65,84……ベース、27,46,67,86……PSG、28,4
7,68,87……エミッタ、30,50,69,88……Al、31,51,70,8
9……電極、22′,32,45′,52,64′,71,73,90,92,94……
保護柱、33,53,72,91……パッシベーション膜、34,54…
…パッシベーション膜で形成した保護柱、93……チップ
パターン、95……拡散部、96……コンタクトホール部、
97……グリッドライン。
の断面図、第２図は請求項１に係る発明の一実施例を説
明するための図、第３図は従来の製造方法により製造し
た半導体素子の断面図、第４図は請求項２に係る発明の
一実施例を説明するための図、第５図は第１の参考例を
説明するための図、第６図は第２の参考例を説明するた
めの図、第７図は本各発明の実施例における、チップへ
の保護柱の配置状態を示す平面図である。 11……半導体基板、12……半導体基板と反対導電型の不
純物導入領域、13……半導体基板と同導電型の不純物導
入領域、14……第１の絶縁膜、15……第１の絶縁膜で形
成した保護柱（絶縁膜の保護柱）、16……外部取り出し
電極、17……コンタクトホール、18……Al等の電極材料
からなる保護柱（電極材料の保護柱）、19……第２の絶
縁膜、20……第２の絶縁膜で形成した保護柱（絶縁膜の
保護柱）、21,41,61,81……ｎ型Si基板、22,23,26,42,4
5,48,62,64,66,82,85……SiO2膜、24,43,63,83……BS
G、25,44,65,84……ベース、27,46,67,86……PSG、28,4
7,68,87……エミッタ、30,50,69,88……Al、31,51,70,8
9……電極、22′,32,45′,52,64′,71,73,90,92,94……
保護柱、33,53,72,91……パッシベーション膜、34,54…
…パッシベーション膜で形成した保護柱、93……チップ
パターン、95……拡散部、96……コンタクトホール部、
97……グリッドライン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/22 Ｈ０１Ｌ 21/88 Ｃ (72)発明者 秋山 豊 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (72)発明者 萩村 和夫 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 昭63−64326（ＪＰ，Ａ) 特開 昭63−37623（ＪＰ，Ａ) 特開 昭61−284930（ＪＰ，Ａ)
Claims (2)
- 【請求項１】（ａ）素子形成領域と、この素子形成領域
の周囲に部分的に位置する保護柱形成領域とを有する半
導体基板上に酸化膜を形成する工程と、 （ｂ）前記保護柱形成領域部分に前記酸化膜をホトリソ
グラフィーにより残して酸化膜の保護柱を形成する工程
と、 （ｃ）前記素子形成領域に素子を形成する工程と、 （ｄ）全面に電極材料を形成した後、該素子に接続され
る電極部分および前記酸化膜の保護柱上を残してパター
ニングする工程と、 （ｅ）全面に保護膜を形成する工程と、 （ｆ）前記電極へのコンタクトホールを形成する工程と
を有する半導体素子の製造方法。 - 【請求項２】（ａ）素子形成領域と、この素子形成領域
の周囲に部分的に位置する保護柱形成領域とを有する半
導体基板の、素子形成領域に素子を形成する工程と、 （ｂ）前記保護柱形成領域部分に酸化膜をホトリソグラ
フィーにより残して酸化膜の保護柱を形成する工程と、 （ｃ）全面に酸化膜を形成する工程と、 （ｄ）全面に電極材料を形成した後、前記素子に接続さ
れる電極部分および前記酸化膜の保護柱上を残してパタ
ーニングする工程と、 （ｅ）全面に保護膜を形成する工程と、 （ｆ）前記電極へのコンタクトホールを形成する工程と
を有する半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63085232A JP2666186B2 (ja) | 1988-04-08 | 1988-04-08 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63085232A JP2666186B2 (ja) | 1988-04-08 | 1988-04-08 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01258432A JPH01258432A (ja) | 1989-10-16 |
| JP2666186B2 true JP2666186B2 (ja) | 1997-10-22 |
Family
ID=13852817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63085232A Expired - Lifetime JP2666186B2 (ja) | 1988-04-08 | 1988-04-08 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2666186B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61284930A (ja) * | 1985-06-11 | 1986-12-15 | Nec Corp | 半導体装置 |
| JPS6337623A (ja) * | 1986-07-31 | 1988-02-18 | Nec Corp | 半導体装置 |
| JPH0744139B2 (ja) * | 1986-09-05 | 1995-05-15 | 株式会社日立製作所 | パタ−ン形成方法 |
-
1988
- 1988-04-08 JP JP63085232A patent/JP2666186B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01258432A (ja) | 1989-10-16 |
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