JP2664834B2 - Ｂｉｃｍｏｓ出力ドライバ - Google Patents
Ｂｉｃｍｏｓ出力ドライバInfo
- Publication number
- JP2664834B2 JP2664834B2 JP4087084A JP8708492A JP2664834B2 JP 2664834 B2 JP2664834 B2 JP 2664834B2 JP 4087084 A JP4087084 A JP 4087084A JP 8708492 A JP8708492 A JP 8708492A JP 2664834 B2 JP2664834 B2 JP 2664834B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- electrode
- field
- output
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000011084 recovery Methods 0.000 claims description 2
- 229920006395 saturated elastomer Polymers 0.000 claims description 2
- 230000005669 field effect Effects 0.000 claims 11
- 238000000034 method Methods 0.000 claims 1
- 230000007423 decrease Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 101150110971 CIN7 gene Proteins 0.000 description 2
- 101150110298 INV1 gene Proteins 0.000 description 2
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 2
- 101100345589 Mus musculus Mical1 gene Proteins 0.000 description 1
- 101100194363 Schizosaccharomyces pombe (strain 972 / ATCC 24843) res2 gene Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000009738 saturating Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タと、相補型酸化金属シリコントランジスタとの組合せ
（以下ＢＩＣＭＯＳと称する）を用いた回路に関し、特
にＢＩＣＭＯＳ出力回路に関する。
タと、相補型酸化金属シリコントランジスタとの組合せ
（以下ＢＩＣＭＯＳと称する）を用いた回路に関し、特
にＢＩＣＭＯＳ出力回路に関する。
【０００２】
【従来の技術】ＢＩＣＭＯＳ技術は、伝統的ＣＭＯＳ設
計の低パワー性とバイポーラトランジスタ技術の高速性
とを組み合わせているので、産業界において益々受け入
れられている。ＢＩＣＭＯＳは特にスタティックランダ
ムアクセスメモリ（ＳＲＡＭ）、特にサブ１０nsアクセ
ス範囲で動作しているメモリに適用可能であり、該メモ
リにおいては、バイポーラデバイスが検出されたデータ
を迅速にチップからドライブするために使用され、ＣＭ
ＯＳデバイスが低パワーメモリセルを提供するために使
用されている。
計の低パワー性とバイポーラトランジスタ技術の高速性
とを組み合わせているので、産業界において益々受け入
れられている。ＢＩＣＭＯＳは特にスタティックランダ
ムアクセスメモリ（ＳＲＡＭ）、特にサブ１０nsアクセ
ス範囲で動作しているメモリに適用可能であり、該メモ
リにおいては、バイポーラデバイスが検出されたデータ
を迅速にチップからドライブするために使用され、ＣＭ
ＯＳデバイスが低パワーメモリセルを提供するために使
用されている。
【０００３】従来技術の従来のプッシュ−プルＢＩＣＭ
ＯＳ出力ドライバにおいては、高パワーおよび低パワー
電源に結合されたバイポーラ出力デバイスを駆動するた
めにＣＭＯＳデバイスを使用することが知られている。
前述のような回路において、高速の立ち上り／立ち下り
時間（スイッチング速度）で出力において全電圧スイン
グ（即ち電源電圧の０．１ボルト以内の出力電圧）をど
のようにして提供するかに関心が持たれている。
ＯＳ出力ドライバにおいては、高パワーおよび低パワー
電源に結合されたバイポーラ出力デバイスを駆動するた
めにＣＭＯＳデバイスを使用することが知られている。
前述のような回路において、高速の立ち上り／立ち下り
時間（スイッチング速度）で出力において全電圧スイン
グ（即ち電源電圧の０．１ボルト以内の出力電圧）をど
のようにして提供するかに関心が持たれている。
【０００４】この問題は、１９９０年７月刊ＩＢＭ Ｔ
ｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅ
ｔｉｎのVol.２３，No．２の２８３〜２８５頁における
プリ他（Ｐｕｒｉ ｅｔ ａｌ．）による論文「Ｎｏｎ
−Ｉｎｖｅｒｔｉｎｇ ＢＩＦＥＴ Ｂｕｆｆｅｒ Ｃ
ｉｒｃｕｉｔ」において論じられかつ示されている。前
記論文において論じられている回路を図３に従来技術と
して示している。トランジスタＱ５とＱ６とはＮＰＮバ
イポーラトランジスタであり、残りのトランジスタはＦ
ＥＴで、トランジスタＱ２〜Ｑ４はＮチャンネルＦＥＴ
（ＮＦＥＴ）で、トランジスタＱ１はＰチャンネルＦＥ
Ｔ（ＰＦＥＴ）である。出力は「プッシュ−プル」構成
のバイポーラトランジスタＱ５とＱ６とによりドライブ
される。即ち、入力電圧ＩＮが低レベルであると、トラ
ンジスタＱ５はオンとされ出力をＶＤＤに「プッシュ」
する。入力電圧ＩＮが高レベルにあると、トランジスタ
Ｑ６がオンとされ出力を接地に「プル」する。この場
合、トランジスタＱ６のベースは正にドライブされ、出
力を低レベルにプルするので、出力が低レベルにプルさ
れるにつれてベース電圧はコレクタの電圧より高くなる
のでトランジスタＱ６は飽和する。この問題に対する単
純な方法は、ＦＥＴ Ｑ３のドレインを出力に結合する
ことによってトランジスタＱ６のベースがＦＥＴ Ｑ３
によりトランジスタＱ６のコレクタに接続し、トランジ
スタＱ６が飽和することのないようにすることである。
ｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅ
ｔｉｎのVol.２３，No．２の２８３〜２８５頁における
プリ他（Ｐｕｒｉ ｅｔ ａｌ．）による論文「Ｎｏｎ
−Ｉｎｖｅｒｔｉｎｇ ＢＩＦＥＴ Ｂｕｆｆｅｒ Ｃ
ｉｒｃｕｉｔ」において論じられかつ示されている。前
記論文において論じられている回路を図３に従来技術と
して示している。トランジスタＱ５とＱ６とはＮＰＮバ
イポーラトランジスタであり、残りのトランジスタはＦ
ＥＴで、トランジスタＱ２〜Ｑ４はＮチャンネルＦＥＴ
（ＮＦＥＴ）で、トランジスタＱ１はＰチャンネルＦＥ
Ｔ（ＰＦＥＴ）である。出力は「プッシュ−プル」構成
のバイポーラトランジスタＱ５とＱ６とによりドライブ
される。即ち、入力電圧ＩＮが低レベルであると、トラ
ンジスタＱ５はオンとされ出力をＶＤＤに「プッシュ」
する。入力電圧ＩＮが高レベルにあると、トランジスタ
Ｑ６がオンとされ出力を接地に「プル」する。この場
合、トランジスタＱ６のベースは正にドライブされ、出
力を低レベルにプルするので、出力が低レベルにプルさ
れるにつれてベース電圧はコレクタの電圧より高くなる
のでトランジスタＱ６は飽和する。この問題に対する単
純な方法は、ＦＥＴ Ｑ３のドレインを出力に結合する
ことによってトランジスタＱ６のベースがＦＥＴ Ｑ３
によりトランジスタＱ６のコレクタに接続し、トランジ
スタＱ６が飽和することのないようにすることである。
【０００５】ＢＩＣＭＯＳ技術の殆んどは、ドライバＦ
ＥＴの電源を出力に結合してプリ他の論文に示すように
バイポーラのベースのドライブを制限する。このような
構成の例としては１９９０年６月刊のＩＢＭ Ｔｅｃｈ
ｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ
のVol.３３，No．１Ａの２７４〜２７８頁に記載のプリ
他（Ｐｕｒｉ ｅｔ ａｌ．）の論文「Ｉｍｐｒｏｖｅ
ｄ ＢＩＦＥＴ Ｃｉｒｃｕｉｔ」や、以下の特許文献
があげられる。
ＥＴの電源を出力に結合してプリ他の論文に示すように
バイポーラのベースのドライブを制限する。このような
構成の例としては１９９０年６月刊のＩＢＭ Ｔｅｃｈ
ｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ
のVol.３３，No．１Ａの２７４〜２７８頁に記載のプリ
他（Ｐｕｒｉ ｅｔ ａｌ．）の論文「Ｉｍｐｒｏｖｅ
ｄ ＢＩＦＥＴ Ｃｉｒｃｕｉｔ」や、以下の特許文献
があげられる。
【０００６】米国特許第４，６１６，１４６号（Ｌｅｅ
他−Ｍｏｔｏｒｏｌａ）、米国特許第４，６４９，２９
５号（ＭｃＬａｕｇｈｌｉｎ他−Ｍｏｔｏｒｏｌａ）、
米国特許第４，６９４，２０３号（ウラガミ他−日
立）、米国特許第４，７７９，０１４号（マツオカ他−
東芝）、米国特許第４，８４５，３８５号（Ｒｕｔｈ−
Ｓｉｌｉｃｏｎ Ｃｏｎｎｅｃｔｉｏｎ Ｃｏｒ
ｐ．）、米国特許第４，８４５，３８６号（ウエノ−東
芝）、米国特許第４，８４９，６５８号（イワムラ他−
日立）、米国特許第４，８７９，４８０号（スズキ他−
日立）、米国特許第４，８９０，０１８号（フクシ他−
富士通）、米国特許第４，９３３，５７４号（Ｌｉｅｎ
ｅｔ ａｌ−Ｉｎｔｅｇｒａｔｅｄ Ｄｅｖｉｃｅ
Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ）、米国特許第４，９７
０，４１４号（Ｒｕｔｈ−Ｓｉｌｉｃｏｎ Ｃｏｎｎｅ
ｃｔｉｏｎｓ Ｃｏｒｐ）、米国特許第４，９７７，３
３７号（オオバヤシ他−三菱）、日本特願第６３−４７
１３号（カンザワ他−日立）、日本特願第０１−２７０
４１２号
他−Ｍｏｔｏｒｏｌａ）、米国特許第４，６４９，２９
５号（ＭｃＬａｕｇｈｌｉｎ他−Ｍｏｔｏｒｏｌａ）、
米国特許第４，６９４，２０３号（ウラガミ他−日
立）、米国特許第４，７７９，０１４号（マツオカ他−
東芝）、米国特許第４，８４５，３８５号（Ｒｕｔｈ−
Ｓｉｌｉｃｏｎ Ｃｏｎｎｅｃｔｉｏｎ Ｃｏｒ
ｐ．）、米国特許第４，８４５，３８６号（ウエノ−東
芝）、米国特許第４，８４９，６５８号（イワムラ他−
日立）、米国特許第４，８７９，４８０号（スズキ他−
日立）、米国特許第４，８９０，０１８号（フクシ他−
富士通）、米国特許第４，９３３，５７４号（Ｌｉｅｎ
ｅｔ ａｌ−Ｉｎｔｅｇｒａｔｅｄ Ｄｅｖｉｃｅ
Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ）、米国特許第４，９７
０，４１４号（Ｒｕｔｈ−Ｓｉｌｉｃｏｎ Ｃｏｎｎｅ
ｃｔｉｏｎｓ Ｃｏｒｐ）、米国特許第４，９７７，３
３７号（オオバヤシ他−三菱）、日本特願第６３−４７
１３号（カンザワ他−日立）、日本特願第０１−２７０
４１２号
【０００７】ベース電圧をコントロール用のＦＥＴを介
して出力側にクランプする従来技術は、出力側における
電圧スイングを低下させてしまう。即ち、飽和を阻止す
るために、ベース電圧は出力ドライブサイクルにわたっ
て、出力（即ちコレクタの電圧）が低下するにつれて低
減される。ベース電圧を低下させることはトランジスタ
のドライブを低下させ、従ってトランジスタの導電は少
なくなる。その結果、出力側のスイッチング時間が増加
し、コレクタ電圧は全電源電圧に達しない。
して出力側にクランプする従来技術は、出力側における
電圧スイングを低下させてしまう。即ち、飽和を阻止す
るために、ベース電圧は出力ドライブサイクルにわたっ
て、出力（即ちコレクタの電圧）が低下するにつれて低
減される。ベース電圧を低下させることはトランジスタ
のドライブを低下させ、従ってトランジスタの導電は少
なくなる。その結果、出力側のスイッチング時間が増加
し、コレクタ電圧は全電源電圧に達しない。
【０００８】このように、従来技術の問題点は飽和によ
って性能が制限されることである。即ち、バイポーラト
ランジスタが飽和しないようにするためにベースドライ
ブ電圧を低下させたので、これらの回路は約１Ｖｂｅ
（ベース・エミッタ間電圧：０．８ボルト）だけ高速遷
移全電圧スイングより少ない出力電圧を提供する。ドラ
イブスケーリングによりＣＭＯＳ電圧が低下するので、
この電圧スイングの低下はＣＭＯＳに対するＢＩＣＭＯ
Ｓの速度上の利点を排除してしまうことになる。従っ
て、ＢＩＣＭＯＳドライバ技術において、過度の電力消
費をすることなく全電圧スイングと高速スイッチング時
間とを提供する必要性が生じてきた。
って性能が制限されることである。即ち、バイポーラト
ランジスタが飽和しないようにするためにベースドライ
ブ電圧を低下させたので、これらの回路は約１Ｖｂｅ
（ベース・エミッタ間電圧：０．８ボルト）だけ高速遷
移全電圧スイングより少ない出力電圧を提供する。ドラ
イブスケーリングによりＣＭＯＳ電圧が低下するので、
この電圧スイングの低下はＣＭＯＳに対するＢＩＣＭＯ
Ｓの速度上の利点を排除してしまうことになる。従っ
て、ＢＩＣＭＯＳドライバ技術において、過度の電力消
費をすることなく全電圧スイングと高速スイッチング時
間とを提供する必要性が生じてきた。
【０００９】
【発明が解決しようとする課題】従って、本発明の目的
は、出力において全電圧スイングを発生させるＢＩＣＭ
ＯＳドライバを提供することである。
は、出力において全電圧スイングを発生させるＢＩＣＭ
ＯＳドライバを提供することである。
【００１０】本発明の別の目的は、過度の電力消費をす
ることなく高速スイッチング時間を提供するＢＩＣＭＯ
Ｓドライバを提供することである。
ることなく高速スイッチング時間を提供するＢＩＣＭＯ
Ｓドライバを提供することである。
【００１１】本発明のさらに別の目的は、過度の電力消
費をすることなく全電圧スイングと高速スイッチング時
間とを提供し、しかも構造と動作とが比較的単純なＢＩ
ＣＭＯＳドライバを提供することである。
費をすることなく全電圧スイングと高速スイッチング時
間とを提供し、しかも構造と動作とが比較的単純なＢＩ
ＣＭＯＳドライバを提供することである。
【００１２】
【課題を解決するための手段】本発明の前述の目的は、
クロックドＦＥＴドライブデバイスを利用したＢＩＣＭ
ＯＳドライバによって実現される。ドライバＦＥＴのソ
ースはクロック信号を受けとり、該信号の上昇および降
下時間は、バイポーラトランジスタのベースドライブが
プルダウンサイクルにわたって保持されるように制御さ
れる。その結果、バイポーラ出力は全電源電位まで急速
にプルされる。この点でバイポーラトランジスタは飽和
する。しかしながら、クロック信号が直接バイポーラト
ランジスタに供給されるので、クロック信号の低下によ
りバイポーラトランジスタを最小の遅れでオフさせるこ
とができる。
クロックドＦＥＴドライブデバイスを利用したＢＩＣＭ
ＯＳドライバによって実現される。ドライバＦＥＴのソ
ースはクロック信号を受けとり、該信号の上昇および降
下時間は、バイポーラトランジスタのベースドライブが
プルダウンサイクルにわたって保持されるように制御さ
れる。その結果、バイポーラ出力は全電源電位まで急速
にプルされる。この点でバイポーラトランジスタは飽和
する。しかしながら、クロック信号が直接バイポーラト
ランジスタに供給されるので、クロック信号の低下によ
りバイポーラトランジスタを最小の遅れでオフさせるこ
とができる。
【００１３】本発明の一局面は、バイポーラトランジス
タを飽和しないように保持するために、出力からのフィ
ードバックが絶対的に必要であるという訳ではないとい
うことである。本発明においては、クロック信号が低下
する前にバイポーラトランジスタを飽和しないようにプ
ルするためにフィードバックが必要とされた場合でも、
直接あるいは受働抵抗を介して出力を追従する必要はも
はやなくなっている。むしろ本発明の別の実施例におい
ては、バイポーラトランジスタのベースと電源との間に
結合された第２のＦＥＴのゲートに出力がフィードバッ
クされる。このようにすることにより、ドライブサイク
ルの終りにおいて必要なときのみフィードバックを適用
しうる。
タを飽和しないように保持するために、出力からのフィ
ードバックが絶対的に必要であるという訳ではないとい
うことである。本発明においては、クロック信号が低下
する前にバイポーラトランジスタを飽和しないようにプ
ルするためにフィードバックが必要とされた場合でも、
直接あるいは受働抵抗を介して出力を追従する必要はも
はやなくなっている。むしろ本発明の別の実施例におい
ては、バイポーラトランジスタのベースと電源との間に
結合された第２のＦＥＴのゲートに出力がフィードバッ
クされる。このようにすることにより、ドライブサイク
ルの終りにおいて必要なときのみフィードバックを適用
しうる。
【００１４】
【実施例】図１を参照して、本発明の第１の実施例を以
下説明する。図１において、ＴＮＰＮはＮＰＮバイポー
ラトランジスタであり、トランジスタＴ１〜Ｔ４はＮＦ
ＥＴ（ＮチャンネルＦＥＴ）であり、トランジスタＴ５
〜Ｔ８はＰＦＥＴ（ＰチャンネルＦＥＴ）である。ＮＦ
ＥＴ Ｔ４はそのゲートにおいてイネーブル信号を受け
取る。イネーブル信号は、ＮＦＥＴ Ｔ１〜Ｔ３のゲー
トに種々のアドレス信号Ｂ０〜Ｂ２を受け取る標準的な
ＣＭＯＳ ＮＯＲ復号回路のＮＯＲノード１から発生さ
れる。受信されたアドレス信号が、復号回路によってド
ライブされたワードラインを選択すると、（ＰＦＥＴ
Ｔ５とＴ６とによって予め高レベルにチャージされた）
ノード１は高レベルに留まりＮＦＥＴ Ｔ４に高電圧を
供給しつづける。非選択の復号器に対してはノード１は
接地まで低下し、ＮＦＥＴ Ｔ４をオフとする。ＮＦＥ
Ｔ Ｔ４のソースはドライブ・クロック・パルス信号
（ＳＥＬＥＣＴ信号）を受け取るように結合されてい
る。ＳＥＬＥＣＴ信号が上昇して、ＮＦＥＴ Ｔ１〜Ｔ
３の復号動作が完了した後にドライバをターンオンす
る。このように、選択された復号器の出力のみがＳＥＬ
ＥＣＴ信号によってドライブされる。
下説明する。図１において、ＴＮＰＮはＮＰＮバイポー
ラトランジスタであり、トランジスタＴ１〜Ｔ４はＮＦ
ＥＴ（ＮチャンネルＦＥＴ）であり、トランジスタＴ５
〜Ｔ８はＰＦＥＴ（ＰチャンネルＦＥＴ）である。ＮＦ
ＥＴ Ｔ４はそのゲートにおいてイネーブル信号を受け
取る。イネーブル信号は、ＮＦＥＴ Ｔ１〜Ｔ３のゲー
トに種々のアドレス信号Ｂ０〜Ｂ２を受け取る標準的な
ＣＭＯＳ ＮＯＲ復号回路のＮＯＲノード１から発生さ
れる。受信されたアドレス信号が、復号回路によってド
ライブされたワードラインを選択すると、（ＰＦＥＴ
Ｔ５とＴ６とによって予め高レベルにチャージされた）
ノード１は高レベルに留まりＮＦＥＴ Ｔ４に高電圧を
供給しつづける。非選択の復号器に対してはノード１は
接地まで低下し、ＮＦＥＴ Ｔ４をオフとする。ＮＦＥ
Ｔ Ｔ４のソースはドライブ・クロック・パルス信号
（ＳＥＬＥＣＴ信号）を受け取るように結合されてい
る。ＳＥＬＥＣＴ信号が上昇して、ＮＦＥＴ Ｔ１〜Ｔ
３の復号動作が完了した後にドライバをターンオンす
る。このように、選択された復号器の出力のみがＳＥＬ
ＥＣＴ信号によってドライブされる。
【００１５】ＮＦＥＴ Ｔ４のドレインは、ＮＰＮバイ
ポーラトランジスタＴＮＰＮのベースに結合されてい
る。トランジスタＴＮＰＮのエミッタが電源（接地）に
結合され、コレクタがドライブ出力ＯＵＴに結合されて
いる。ドライバが選択されていない場合に出力ＯＵＴに
おける電圧を高レベル側電源に保持するために、ＰＦＥ
Ｔ Ｔ８が使用され、ＰＦＥＴ Ｔ７はドライブサイク
ルが完了した後、信号ＲＥＳ２を受信して出力ＯＵＴの
電圧を高レベルに回復する。
ポーラトランジスタＴＮＰＮのベースに結合されてい
る。トランジスタＴＮＰＮのエミッタが電源（接地）に
結合され、コレクタがドライブ出力ＯＵＴに結合されて
いる。ドライバが選択されていない場合に出力ＯＵＴに
おける電圧を高レベル側電源に保持するために、ＰＦＥ
Ｔ Ｔ８が使用され、ＰＦＥＴ Ｔ７はドライブサイク
ルが完了した後、信号ＲＥＳ２を受信して出力ＯＵＴの
電圧を高レベルに回復する。
【００１６】上記実施例の回路は以下の通り作用する。
スタンドバイの間、出力ＯＵＴはＰＦＥＴ Ｔ８を介し
て（典型的には３．３ボルトの）高レベルの電源電圧Ｖ
Ｈにある。ＳＥＬＥＣＴ信号がドライブサイクルの始点
において立ち上がる。全ての復号回路中、ノード１が高
レベルとなるように選定された復号回路のみがＮＦＥＴ
Ｔ４をターンオンさせる。ＦＥＴ Ｔ４のゲート対ド
レイン逆方向（ｉｎｖｅｒｓｉｏｎ）キャパシタンスの
ため、ゲートが３．３ボルトの電源電圧から０．５ボル
ト程度高い電圧まで一時的にブートストラップされ、こ
のため比較的高レベルのドライブ電流をＦＥＴ Ｔ４が
流せるのでバイポーラトランジスタを極めて急速にオン
にさせる効果がある。その結果、トランジスタＴＮＰＮ
が極めて急速にオンとなり、出力ＯＵＴの電圧を低レベ
ルの電源（接地）までプルダウンする。トランジスタＴ
ＮＰＮのコレクタ電圧がドライブサイクルの間ベース電
圧以下に低下して該トランジスタが一時的に飽和したと
しても、ＳＥＬＥＣＴ信号は高レベルのままである。Ｓ
ＥＬＥＣＴ信号はＮＦＥＴ Ｔ４がオンした後約１〜２
ナノ秒でオフとなるように調時されている。この時間内
に出力ＯＵＴは約０．０３ボルトまで低下している。Ｓ
ＥＬＥＣＴ信号がオフ（低レベル）となると、ノード１
が依然として高レベルであるので、トランジスタＴＮＰ
Ｎのベースは低電圧まで急速に低下して、トランジスタ
ＴＮＰＮを飽和状態から脱出させる。その後、信号ＲＥ
Ｓ２の回復パルスがＰＦＥＴ Ｔ７をオンとし、出力Ｏ
ＵＴを高レベルに回復させる。
スタンドバイの間、出力ＯＵＴはＰＦＥＴ Ｔ８を介し
て（典型的には３．３ボルトの）高レベルの電源電圧Ｖ
Ｈにある。ＳＥＬＥＣＴ信号がドライブサイクルの始点
において立ち上がる。全ての復号回路中、ノード１が高
レベルとなるように選定された復号回路のみがＮＦＥＴ
Ｔ４をターンオンさせる。ＦＥＴ Ｔ４のゲート対ド
レイン逆方向（ｉｎｖｅｒｓｉｏｎ）キャパシタンスの
ため、ゲートが３．３ボルトの電源電圧から０．５ボル
ト程度高い電圧まで一時的にブートストラップされ、こ
のため比較的高レベルのドライブ電流をＦＥＴ Ｔ４が
流せるのでバイポーラトランジスタを極めて急速にオン
にさせる効果がある。その結果、トランジスタＴＮＰＮ
が極めて急速にオンとなり、出力ＯＵＴの電圧を低レベ
ルの電源（接地）までプルダウンする。トランジスタＴ
ＮＰＮのコレクタ電圧がドライブサイクルの間ベース電
圧以下に低下して該トランジスタが一時的に飽和したと
しても、ＳＥＬＥＣＴ信号は高レベルのままである。Ｓ
ＥＬＥＣＴ信号はＮＦＥＴ Ｔ４がオンした後約１〜２
ナノ秒でオフとなるように調時されている。この時間内
に出力ＯＵＴは約０．０３ボルトまで低下している。Ｓ
ＥＬＥＣＴ信号がオフ（低レベル）となると、ノード１
が依然として高レベルであるので、トランジスタＴＮＰ
Ｎのベースは低電圧まで急速に低下して、トランジスタ
ＴＮＰＮを飽和状態から脱出させる。その後、信号ＲＥ
Ｓ２の回復パルスがＰＦＥＴ Ｔ７をオンとし、出力Ｏ
ＵＴを高レベルに回復させる。
【００１７】このように、本発明においては１ナノ秒以
内で全電圧スイングが達成される。本発明の性能を従来
のＣＭＯＳドライバと比較検討の結果、本発明が対応す
るＣＭＯＳより６５％までのより速い電圧スイングを発
生させることができることが示された。同時に、全電圧
スイングを提供するためにバイポーラトランジスタを飽
和させうるようにすることから通常起因する過剰の電力
消費は、ドライブサイクルにわたってベースドライブを
低減させるための出力に結合されたアナログフィードバ
ックを使用することと対照的に、バイポーラドライブを
調時させて（即ち低レベルになるＳＥＬＥＣＴ信号を介
して）ターンオフすることにより排除される。
内で全電圧スイングが達成される。本発明の性能を従来
のＣＭＯＳドライバと比較検討の結果、本発明が対応す
るＣＭＯＳより６５％までのより速い電圧スイングを発
生させることができることが示された。同時に、全電圧
スイングを提供するためにバイポーラトランジスタを飽
和させうるようにすることから通常起因する過剰の電力
消費は、ドライブサイクルにわたってベースドライブを
低減させるための出力に結合されたアナログフィードバ
ックを使用することと対照的に、バイポーラドライブを
調時させて（即ち低レベルになるＳＥＬＥＣＴ信号を介
して）ターンオフすることにより排除される。
【００１８】図２は本発明の第２の実施例を示す。図１
と図２とにおいては、同じ参照番号と名称とを有するト
ランジスタと信号とは同じである。判りやすくするため
に、回路のドライバ部分のみを示している。図２のノー
ド１は図１のノード１と同じ復号回路の出力を受け取
る。図２においては、トランジスタＴ９〜Ｔ１１は全て
ＮＦＥＴである。或る適用例においては、バイポーラ・
トランジスタＴＮＰＮは出力を十分に早期に低レベルに
プルダウンすることがあり、従ってこの場合には、出力
が低下したときと、ＳＥＬＥＣＴ信号がオフとされたと
きの間で、時間の遅れが生じることがある。このような
状態において、バイポーラ・トランジスタは余分の電力
を消費し始める。このようなことが生じないようにする
ために、ＮＦＥＴ Ｔ９がフィードバックループに追加
され、トランジスタＴＮＰＮを飽和状態から解放する。
出力ＯＵＴが低下するにつれて、ＣＭＯＳインバータＩ
ＮＶ１の（典型的には１ボルト程度の）スイッチ点（ス
レッショルド点）に達し、ＦＥＴ Ｔ９のゲート電圧が
上昇する。それによりＦＥＴ Ｔ９がオンされると、低
レベルの電源がトランジスタＴＮＰＮのベースに直接結
合され、該トランジスタを急速にターンオフする。同時
に、ＮＦＥＴ Ｔ１１がターンオンしノード１を接地に
放電する。ノード１が低レベルになるとＮＦＥＴ Ｔ４
をターンオフし、ＳＥＬＥＣＴ信号をトランジスタＴＮ
ＰＮのベースから遮断し、ＦＥＴ Ｔ４およびＴ９を介
してＳＥＬＥＣＴから接地までのＤＣ経路を排除する。
ＮＦＥＴＴ１０が追加されており、トランジスタＴＮＰ
Ｎがディスエーブル状態になると同時に出力ＯＵＴを接
地にクランプする。
と図２とにおいては、同じ参照番号と名称とを有するト
ランジスタと信号とは同じである。判りやすくするため
に、回路のドライバ部分のみを示している。図２のノー
ド１は図１のノード１と同じ復号回路の出力を受け取
る。図２においては、トランジスタＴ９〜Ｔ１１は全て
ＮＦＥＴである。或る適用例においては、バイポーラ・
トランジスタＴＮＰＮは出力を十分に早期に低レベルに
プルダウンすることがあり、従ってこの場合には、出力
が低下したときと、ＳＥＬＥＣＴ信号がオフとされたと
きの間で、時間の遅れが生じることがある。このような
状態において、バイポーラ・トランジスタは余分の電力
を消費し始める。このようなことが生じないようにする
ために、ＮＦＥＴ Ｔ９がフィードバックループに追加
され、トランジスタＴＮＰＮを飽和状態から解放する。
出力ＯＵＴが低下するにつれて、ＣＭＯＳインバータＩ
ＮＶ１の（典型的には１ボルト程度の）スイッチ点（ス
レッショルド点）に達し、ＦＥＴ Ｔ９のゲート電圧が
上昇する。それによりＦＥＴ Ｔ９がオンされると、低
レベルの電源がトランジスタＴＮＰＮのベースに直接結
合され、該トランジスタを急速にターンオフする。同時
に、ＮＦＥＴ Ｔ１１がターンオンしノード１を接地に
放電する。ノード１が低レベルになるとＮＦＥＴ Ｔ４
をターンオフし、ＳＥＬＥＣＴ信号をトランジスタＴＮ
ＰＮのベースから遮断し、ＦＥＴ Ｔ４およびＴ９を介
してＳＥＬＥＣＴから接地までのＤＣ経路を排除する。
ＮＦＥＴＴ１０が追加されており、トランジスタＴＮＰ
Ｎがディスエーブル状態になると同時に出力ＯＵＴを接
地にクランプする。
【００１９】従って、本発明の第２の実施例において
は、バイポーラトランジスタが飽和状態にある時間を制
限するためにフィードバックを追加している。従来技術
とは対照的に、本発明においては、このフィードバック
は出力が全電圧スイングに達しないようにはしない。こ
の理由は、フィードバックがインバータＩＮＶ１を介し
てクロックされ、かつ電源電圧（接地）にベースドライ
ブ電流を流し込むようにしているからである。即ち、ド
ライブサイクルを通じてベースをドライブするために出
力からのフィードバックに依存している図３の従来例と
相違して、本発明においてはむしろフィードバックは、
ドライブサイクルの終りにおいて必要とされるときのみ
ベース電圧を低レベルに直接クランプする。これはイン
バータＩＮＶ１のスイッチ点によって制御される。その
ため、電源（接地）に接続されたＦＥＴ Ｔ９を出力に
よりイネーブル状態とするので、出力からのフィードバ
ックはイネーブル信号の特性をより有している。その結
果、図２に示す本発明の実施例のフィードバックは、図
１に示すものと似た要領で動作する。すなわち、回路は
余分の電力消費を排除するために、バイポーラトランジ
スタを急速に飽和状態から解放しつつ、飽和状態を制御
して全電圧スイングと、急速な立上り／立下り時間を提
供することができる。
は、バイポーラトランジスタが飽和状態にある時間を制
限するためにフィードバックを追加している。従来技術
とは対照的に、本発明においては、このフィードバック
は出力が全電圧スイングに達しないようにはしない。こ
の理由は、フィードバックがインバータＩＮＶ１を介し
てクロックされ、かつ電源電圧（接地）にベースドライ
ブ電流を流し込むようにしているからである。即ち、ド
ライブサイクルを通じてベースをドライブするために出
力からのフィードバックに依存している図３の従来例と
相違して、本発明においてはむしろフィードバックは、
ドライブサイクルの終りにおいて必要とされるときのみ
ベース電圧を低レベルに直接クランプする。これはイン
バータＩＮＶ１のスイッチ点によって制御される。その
ため、電源（接地）に接続されたＦＥＴ Ｔ９を出力に
よりイネーブル状態とするので、出力からのフィードバ
ックはイネーブル信号の特性をより有している。その結
果、図２に示す本発明の実施例のフィードバックは、図
１に示すものと似た要領で動作する。すなわち、回路は
余分の電力消費を排除するために、バイポーラトランジ
スタを急速に飽和状態から解放しつつ、飽和状態を制御
して全電圧スイングと、急速な立上り／立下り時間を提
供することができる。
【００２０】当業者には、本発明の技術思想と範囲とか
ら逸脱することなく前述の構造と教示とに対して種々の
変更が可能なことが明らかであろう。例えば、本発明を
プルーダウンドライバに関して説明してきたが、本発明
は装置の極性を切り換えることにより高出力電圧を提供
するドライバに適用できる。また、本発明は、前述した
復号器への適用に限定されるのでなく、クロックした出
力を発生させるＢＩＣＭＯＳのドライバ部分としても適
用可能である。
ら逸脱することなく前述の構造と教示とに対して種々の
変更が可能なことが明らかであろう。例えば、本発明を
プルーダウンドライバに関して説明してきたが、本発明
は装置の極性を切り換えることにより高出力電圧を提供
するドライバに適用できる。また、本発明は、前述した
復号器への適用に限定されるのでなく、クロックした出
力を発生させるＢＩＣＭＯＳのドライバ部分としても適
用可能である。
【００２１】
【発明の効果】本発明は、以上説明したように構成され
ているので、出力において全電圧スイングを発生可能と
し、過度の電力消費をすることなく高速スイッチングを
可能とし、しかも比較的単純な構造と動作を呈するＢＩ
ＣＭＯＳドライバを提供することができる。
ているので、出力において全電圧スイングを発生可能と
し、過度の電力消費をすることなく高速スイッチングを
可能とし、しかも比較的単純な構造と動作を呈するＢＩ
ＣＭＯＳドライバを提供することができる。
【図１】本発明のＢＩＣＭＯＳドライバの第１の実施例
の回路図。
の回路図。
【図２】本発明のＢＩＣＭＯＳドライバの第２の実施例
の回路図。
の回路図。
【図３】従来技術のＢＩＣＭＯＳドライバの回路図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロイ・チャイルズ・フレイカー アメリカ合衆国05452、バーモント州 エセックス・ジャンクション、リッジ・ ロード ２番地 (56)参考文献 特開 平２−58923（ＪＰ，Ａ)
Claims (4)
- 【請求項１】イネーブル信号を受け取る制御電極と、ド
ライブ・パルス信号を受け取る第１通電電極と、第２通
電電極とを有する第１電界効果型トランジスタと、 出力ノードと、 上記第１電界効果型トランジスタの上記第２通電電極に
結合されたベース電極、上記出力ノードに結合されたコ
レクタ電極及び電源電位に結合されたエミッタ電極を有
するバイポーラ・トランジスタとを含み、 上記制御電極に印加される上記イネーブル信号が上記第
１電界効果トランジスタを導通状態に維持している期間
に、上記第１電界効果トランジスタの第１通電電極に印
加される上記ドライブ・パルス信号が低電位から高電位
に立ち上がりそして上記低電位に立ち下がり、上記ドラ
イブ・パルス信号の高電位が上記バイポーラ・トランジ
スタにベース電極に印加されて該バイポーラ・トランジ
スタを導通させて上記出力ノードの電位を上記電源電位
に近づけて上記バイポーラ・トランジスタを飽和状態に
駆動し、そして上記ドライブ・パルス信号の低電位が上
記バイポーラ・トランジスタのベース電極に印加されて
該バイポーラ・トランジスタを上記飽和状態から脱出さ
せることを特徴とする出力ドライバ。 - 【請求項２】上記第１電界効果トランジスタはＮチャン
ネル電界効果トランジスタであり、上記バイポーラ・ト
ランジスタは、ＮＰＮトランジスタであり、該ＮＰＮト
ランジスタの上記エミッタ電極に接続された電源電位は
接地電位であり、上記ＮＰＮトランジスタのコレクタ電
極は上記接地電位よりも高い電源電位に結合されている
ことを特徴とする請求項１記載の出力ドライバ。 - 【請求項３】上記イネーブル信号を発生する復号回路が
上記第１電界効果トランジスタの制御電極に接続され、
そして上記高い電源電位に接続された第１通電電極、上
記出力ノードに接続された第２通電電極及び制御電極を
有するＰチャンネルの第２電界効果トランジスタが設け
られ、上記ドライブ・パルスが上記低電位にされた後に
上記回復パルスが上記Ｐチャンネルの第２電界効果トラ
ンジスタの制御電極に印加されて該Ｐチャンネルの第２
電界効果トランジスタを導通させることを特徴とする請
求項２記載の出力ドライバ。 - 【請求項４】上記出力ノードに接続された入力を有する
インバータ回路と、 該インバータ回路の出力に接続された制御電極、上記バ
イポーラ・トランジスタのベース電極に接続された第１
通電電極及び上記電源電位に接続された第２通電電極を
有する第３電界効果トランジスタとを含むことを特徴と
する請求項３記載の出力ドライバ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US701392 | 1991-05-16 | ||
| US07/701,392 US5101120A (en) | 1991-05-16 | 1991-05-16 | BiCMOS output driver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05122038A JPH05122038A (ja) | 1993-05-18 |
| JP2664834B2 true JP2664834B2 (ja) | 1997-10-22 |
Family
ID=24817187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4087084A Expired - Lifetime JP2664834B2 (ja) | 1991-05-16 | 1992-04-08 | Ｂｉｃｍｏｓ出力ドライバ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5101120A (ja) |
| EP (1) | EP0515820B1 (ja) |
| JP (1) | JP2664834B2 (ja) |
| DE (1) | DE69216683D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5604417A (en) * | 1991-12-19 | 1997-02-18 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2647014B2 (ja) * | 1994-09-08 | 1997-08-27 | 日本電気株式会社 | ＢｉＣＭＯＳ論理回路 |
| DE10325519B4 (de) * | 2003-06-05 | 2008-01-03 | Infineon Technologies Ag | Ansteuerschaltung für einen Schalter in einem Schaltwandler |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0693626B2 (ja) * | 1983-07-25 | 1994-11-16 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS6342216A (ja) * | 1986-08-08 | 1988-02-23 | Hitachi Ltd | バイポ−ラトランジスタと電界効果トランジスタとを含む複合回路 |
| JPS63202126A (ja) * | 1987-02-17 | 1988-08-22 | Toshiba Corp | 論理回路 |
| JPS6418309A (en) * | 1987-07-14 | 1989-01-23 | Hitachi Ltd | Bipolar transistor circuit |
| JPH01129451A (ja) * | 1987-11-16 | 1989-05-22 | Fujitsu Ltd | 半導体装置 |
| JPH01296814A (ja) * | 1988-05-25 | 1989-11-30 | Fujitsu Ltd | 半導体集積回路 |
| JPH0258923A (ja) * | 1988-08-24 | 1990-02-28 | Nec Corp | トランジスタ回路 |
-
1991
- 1991-05-16 US US07/701,392 patent/US5101120A/en not_active Expired - Lifetime
-
1992
- 1992-04-08 JP JP4087084A patent/JP2664834B2/ja not_active Expired - Lifetime
- 1992-04-15 DE DE69216683T patent/DE69216683D1/de not_active Expired - Lifetime
- 1992-04-15 EP EP92106503A patent/EP0515820B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05122038A (ja) | 1993-05-18 |
| EP0515820A1 (en) | 1992-12-02 |
| EP0515820B1 (en) | 1997-01-15 |
| DE69216683D1 (de) | 1997-02-27 |
| US5101120A (en) | 1992-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3480830B2 (ja) | ドライバ回路 | |
| EP0045133B1 (en) | Bootstrap driver circuits for an mos memory | |
| JP3415241B2 (ja) | 電圧変換器 | |
| US5973552A (en) | Power savings technique in solid state integrated circuits | |
| US5148061A (en) | ECL to CMOS translation and latch logic circuit | |
| EP0639000B1 (en) | Flip-flop type amplifier circuit | |
| US4810969A (en) | High speed logic circuit having feedback to prevent current in the output stage | |
| JPH07154233A (ja) | レベルシフターとそれを適用した半導体メモリ装置並びにデータ出力バッファー | |
| JP2664834B2 (ja) | Ｂｉｃｍｏｓ出力ドライバ | |
| KR950005171B1 (ko) | 전류 미러 증폭회로 및 그의 구동 방법 | |
| JPH0562479A (ja) | 入力バツフア再生ラツチ | |
| US5602774A (en) | Low-power BiCMOS/ECL SRAM | |
| JP3831270B2 (ja) | 論理回路及び半導体集積回路 | |
| JPH0677804A (ja) | 出力回路 | |
| JP2753315B2 (ja) | 半導体集積回路 | |
| EP0296508B1 (en) | Fet capacitance driver logic circuit | |
| KR930015346A (ko) | 양극성 상보적 금속 산화 반도체(bicmos)출력 버퍼 노이즈 감소 회로 | |
| JPH0777344B2 (ja) | 出力バッファ回路 | |
| US6559678B1 (en) | Node predisposition circuit | |
| US5619153A (en) | Fast swing-limited pullup circuit | |
| JPH0576811B2 (ja) | ||
| JP3000950B2 (ja) | 半導体メモリ装置のワード線駆動回路 | |
| KR100239717B1 (ko) | 데이타 출력버퍼 | |
| KR100609994B1 (ko) | 저 누설전류특성을 가지는 반도체 장치의 데이터 출력회로 | |
| JP2994168B2 (ja) | 初期状態設定回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |