JP2661117B2 - クロック位相調整回路 - Google Patents
クロック位相調整回路Info
- Publication number
- JP2661117B2 JP2661117B2 JP63069248A JP6924888A JP2661117B2 JP 2661117 B2 JP2661117 B2 JP 2661117B2 JP 63069248 A JP63069248 A JP 63069248A JP 6924888 A JP6924888 A JP 6924888A JP 2661117 B2 JP2661117 B2 JP 2661117B2
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- pulse signal
- frequency
- shot multivibrator
- Prior art date
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- Pulse Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入力されたクロックの位相を変化させるクロ
ック位相調整回路に係わり、特に入力されたクロックか
ら所望の位相に調整されたクロックを得ることのできる
クロック位相調整回路に関する。
ック位相調整回路に係わり、特に入力されたクロックか
ら所望の位相に調整されたクロックを得ることのできる
クロック位相調整回路に関する。
従来のこの種のクロック位相調整回路は、例えばデー
タにクロック成分を含ませてデータ伝送を行う自己同期
方式を使用したデジタル通信機器に用いられており、受
信データからクロックを抽出した後に、データ信号とク
ロックとの位相を調整する回路である。
タにクロック成分を含ませてデータ伝送を行う自己同期
方式を使用したデジタル通信機器に用いられており、受
信データからクロックを抽出した後に、データ信号とク
ロックとの位相を調整する回路である。
かかるクロック位相調整回路は、データ信号とクロッ
クとの位相を調整するに際し、ディレイライン等の遅延
素子等を利用して物理的に位相調整を行うように回路が
構成されている。かかるクロック位相調整回路によれ
ば、入力されたクロックから所望の位相に調整されたク
ロックを得ることができる。
クとの位相を調整するに際し、ディレイライン等の遅延
素子等を利用して物理的に位相調整を行うように回路が
構成されている。かかるクロック位相調整回路によれ
ば、入力されたクロックから所望の位相に調整されたク
ロックを得ることができる。
しかしながら、上述した従来のクロック位相調整回路
は、遅延素子を利用しているため、遅延時間を10×10-9
〔秒（＝nS）〕程度とするのが限界である。また、前記
したクロック位相調整回路によると、その位相差は、前
記した遅延素子の遅延量により決定されてしまい、しか
も遅延時間が固定であるという欠点がある。
は、遅延素子を利用しているため、遅延時間を10×10-9
〔秒（＝nS）〕程度とするのが限界である。また、前記
したクロック位相調整回路によると、その位相差は、前
記した遅延素子の遅延量により決定されてしまい、しか
も遅延時間が固定であるという欠点がある。
本発明は上述した問題を解決するためになされたもの
で、所望の位相差のクロックを得ることができるクロッ
ク位相調整回路を提供することを目的とする。
で、所望の位相差のクロックを得ることができるクロッ
ク位相調整回路を提供することを目的とする。
本発明では、（イ）位相調整の対象となる入力クロッ
クの供給を受けその立ち上がりから位相差に応じて調整
可能な任意の時間だけ第１のパルス信号を出力する第１
のワンショットマルチバイブレータと、（ロ）入力クロ
ックの供給を受けその立ち下がりから調整可能な任意の
時間だけ第２のパルス信号を出力する第２のワンショッ
トマルチバイブレータと、（ハ）第１のワンショットマ
ルチバイブレータから出力される第１のパルス信号の立
ち上がりで動作してこの第１のパルス信号を二分周する
第１の分周回路と、（ニ）第２のワンショットマルチバ
イブレータから出力される第２のパルス信号の立ち上が
りで動作してこの第２のパルス信号を二分周する第２の
分周回路と、（ホ）これら第１および第２の分周回路か
ら出力される信号の排他的論理和をとり入力クロックの
位相調整後のクロックを出力する排他的論理和回路とを
クロック位相調整回路に具備させる。
クの供給を受けその立ち上がりから位相差に応じて調整
可能な任意の時間だけ第１のパルス信号を出力する第１
のワンショットマルチバイブレータと、（ロ）入力クロ
ックの供給を受けその立ち下がりから調整可能な任意の
時間だけ第２のパルス信号を出力する第２のワンショッ
トマルチバイブレータと、（ハ）第１のワンショットマ
ルチバイブレータから出力される第１のパルス信号の立
ち上がりで動作してこの第１のパルス信号を二分周する
第１の分周回路と、（ニ）第２のワンショットマルチバ
イブレータから出力される第２のパルス信号の立ち上が
りで動作してこの第２のパルス信号を二分周する第２の
分周回路と、（ホ）これら第１および第２の分周回路か
ら出力される信号の排他的論理和をとり入力クロックの
位相調整後のクロックを出力する排他的論理和回路とを
クロック位相調整回路に具備させる。
このようなクロック位相調整回路では、位相調整の対
象となる入力クロックの供給を受ける第１のワンショッ
トマルチバイブレータの遅延量を調整し、この第１のワ
ンショットマルチバイブレータから出力されるパルス
を、残りの回路部分に入力して所定の位相差を有するク
ロックを形成することにしている。これにより、本発明
のクロック位相調整回路は、任意の位相差をもつクロッ
クを得ることができ、位相差も秒台のものが得られるこ
とになる。
象となる入力クロックの供給を受ける第１のワンショッ
トマルチバイブレータの遅延量を調整し、この第１のワ
ンショットマルチバイブレータから出力されるパルス
を、残りの回路部分に入力して所定の位相差を有するク
ロックを形成することにしている。これにより、本発明
のクロック位相調整回路は、任意の位相差をもつクロッ
クを得ることができ、位相差も秒台のものが得られるこ
とになる。
次に、本発明について図面を参照して説明する。
第１図は本発明のクロック位相調整回路の実施例を示
す回路図であり、第２図は同実施例の動作を説明するた
めに示すタイムチャートである。
す回路図であり、第２図は同実施例の動作を説明するた
めに示すタイムチャートである。
第１図に示す実施例は、遅延回路２と、クロック形成
回路４とから構成されている。遅延回路２は、ワンショ
ットマルチバイブレータ20に、出力パルス幅を決定でき
る回路素子25であるコンデンサ21,抵抗22を取り付けて
構成されており、入力クロック100から回路素子（コン
デンサ21、抵抗22）の作用によって定められたパルス幅
のパルス信号200を形成し出力する構成となっている。
出力パルス幅を決定できる回路素子であるコンデンサ2
1、抵抗22の値は、外部から調整できる構造とされてい
る。遅延回路２は、この出力パルスがクロック形成回路
４に供給されるように回路構成されている。クロック形
成回路４は、パルス信号200を基に入力クロック100から
所定の位相差を持つクロック300を形成できる回路構成
とされており、次のように構成されている。
回路４とから構成されている。遅延回路２は、ワンショ
ットマルチバイブレータ20に、出力パルス幅を決定でき
る回路素子25であるコンデンサ21,抵抗22を取り付けて
構成されており、入力クロック100から回路素子（コン
デンサ21、抵抗22）の作用によって定められたパルス幅
のパルス信号200を形成し出力する構成となっている。
出力パルス幅を決定できる回路素子であるコンデンサ2
1、抵抗22の値は、外部から調整できる構造とされてい
る。遅延回路２は、この出力パルスがクロック形成回路
４に供給されるように回路構成されている。クロック形
成回路４は、パルス信号200を基に入力クロック100から
所定の位相差を持つクロック300を形成できる回路構成
とされており、次のように構成されている。
入力クロック100を取り込むワンショットマルチバイ
ブレータ40は、出力パルス幅を決定できる回路素子であ
るコンデンサ41、抵抗42を取り付けて構成されており、
入力クロック100から回路素子（コンデンサ41、抵抗4
2）の作用によって定められたパルス幅のパルス信号400
を形成し出力する構成となっている。出力パルス幅を決
定できる回路素子であるコンデンサ41、抵抗42の値は、
外部から調整できる構造とされており、通常コンデンサ
21、抵抗22と同一値に設定されている。遅延回路２から
のパルス信号200は、これを二分周する分周回路43の入
力端Ｃに入力されるようにしてある。ワンショトマルチ
バイブレータ40からのパルス信号400は、これを二分周
する分周回路44の入力端Ｃに入力されるようにしてあ
る。この分周回路43の出力端Ｑからのパルス信号410
と、分周回路44の出力端Ｑからのパルス信号420とは、
排他的論理和回路45に供給される回路構成とされてい
る。排他的論理和回路45の出力端から所定の位相差を持
つクロック300が得られることになる。
ブレータ40は、出力パルス幅を決定できる回路素子であ
るコンデンサ41、抵抗42を取り付けて構成されており、
入力クロック100から回路素子（コンデンサ41、抵抗4
2）の作用によって定められたパルス幅のパルス信号400
を形成し出力する構成となっている。出力パルス幅を決
定できる回路素子であるコンデンサ41、抵抗42の値は、
外部から調整できる構造とされており、通常コンデンサ
21、抵抗22と同一値に設定されている。遅延回路２から
のパルス信号200は、これを二分周する分周回路43の入
力端Ｃに入力されるようにしてある。ワンショトマルチ
バイブレータ40からのパルス信号400は、これを二分周
する分周回路44の入力端Ｃに入力されるようにしてあ
る。この分周回路43の出力端Ｑからのパルス信号410
と、分周回路44の出力端Ｑからのパルス信号420とは、
排他的論理和回路45に供給される回路構成とされてい
る。排他的論理和回路45の出力端から所定の位相差を持
つクロック300が得られることになる。
なお、符号500は電源立上げリセットパルスである。
次に、本実施例の動作を第１図および第２図を参照し
て説明する。
て説明する。
まず、第２図（ａ）に示すような電源立上げリセット
パルス500がクロック形成回路４に入力されて、クロッ
ク形成回路４の分周回路43、分周回路44を初期設定す
る。
パルス500がクロック形成回路４に入力されて、クロッ
ク形成回路４の分周回路43、分周回路44を初期設定す
る。
ついで、位相調整の必要な第２図（ｂ）のような入力
クロック100が、遅延回路２およびクロック形成回路４
に入力される。
クロック100が、遅延回路２およびクロック形成回路４
に入力される。
遅延回路２において、入力クロック100は、ワンショ
ットマルチバイブレータ20に与えられ、入力クロック10
0の立上りで動作を開始し、そのコンデンサ21、抵抗22
で決定される第２図（ｃ）のようなパルス幅のパルス信
号200を出力し、これをクロック形成回路４に与える。
ットマルチバイブレータ20に与えられ、入力クロック10
0の立上りで動作を開始し、そのコンデンサ21、抵抗22
で決定される第２図（ｃ）のようなパルス幅のパルス信
号200を出力し、これをクロック形成回路４に与える。
一方、クロック形成回路４では、パルス信号200は、
その立上りで動作する分周回路43により第２図（ｅ）の
ように二分周される。また、同様に、クロック形成回路
４に入力された入力クロック100は、ワンショットマル
チバイブレータ40に与えられ、入力クロック100の立下
りで動作し、そのコンデンサ41、抵抗42で決定される第
２図（ｄ）のようなパルス幅のパルス信号400を出力す
る。このパルス信号400は、その立上りで動作する分周
回路44により二分周される。このようにそれぞれ二分周
された信号410、420は、排他的論理和回路45に入力され
ると、第２図（ｇ）に示すような所定の位相差を持つク
ロック300として出力されることになる。これにより、
クロック300は、入力クロック100と同一幅のパルス信号
で入力クロック100に対して所定の位相差を持つパルス
が得られることになる。このパルス幅は、コンデンサ2
1、抵抗22のC1X,R1Xとコンデンサ41、抵抗42のC2X,R2X
とで作成されるパルス幅分の位相差を有する。
その立上りで動作する分周回路43により第２図（ｅ）の
ように二分周される。また、同様に、クロック形成回路
４に入力された入力クロック100は、ワンショットマル
チバイブレータ40に与えられ、入力クロック100の立下
りで動作し、そのコンデンサ41、抵抗42で決定される第
２図（ｄ）のようなパルス幅のパルス信号400を出力す
る。このパルス信号400は、その立上りで動作する分周
回路44により二分周される。このようにそれぞれ二分周
された信号410、420は、排他的論理和回路45に入力され
ると、第２図（ｇ）に示すような所定の位相差を持つク
ロック300として出力されることになる。これにより、
クロック300は、入力クロック100と同一幅のパルス信号
で入力クロック100に対して所定の位相差を持つパルス
が得られることになる。このパルス幅は、コンデンサ2
1、抵抗22のC1X,R1Xとコンデンサ41、抵抗42のC2X,R2X
とで作成されるパルス幅分の位相差を有する。
以上説明したように本発明によれば、ワンショットマ
ルチバイブレータと分周回路および排他的論理和回路と
いった基本的な回路素子をわずかに使用するだけで、入
力クロックの位相を秒台といった極めて広い範囲まで任
意に調整することができるクロック位相調整回路を作製
することができ、汎用的な回路を安価に製造することが
できるという効果がある。
ルチバイブレータと分周回路および排他的論理和回路と
いった基本的な回路素子をわずかに使用するだけで、入
力クロックの位相を秒台といった極めて広い範囲まで任
意に調整することができるクロック位相調整回路を作製
することができ、汎用的な回路を安価に製造することが
できるという効果がある。
第１図は本発明の実施例を示す回路図、第２図は同実施
例の作用を説明するために示すタイムチャートである。 ２……遅延回路、 ４……クロック形成回路、 25……回路素子、 100……入力クロック、 300……クロック。
例の作用を説明するために示すタイムチャートである。 ２……遅延回路、 ４……クロック形成回路、 25……回路素子、 100……入力クロック、 300……クロック。
Claims (1)
- 【請求項１】位相調整の対象となる入力クロックの供給
を受けその立ち上がりから位相差に応じて調整可能な任
意の時間だけ第１のパルス信号を出力する第１のワンシ
ョットマルチバイブレータと、 前記入力クロックの供給を受けその立ち上がりから調整
可能な任意の時間だけ第２のパルス信号を出力する第２
のワンショットマルチバイブレータと、 前記第１のワンショットマルチバイブレータから出力さ
れる第１のパルス信号の立ち上がりで動作してこの第１
のパルス信号を二分周する第１の分周回路と、 前記第２のワンショットマルチバイブレータから出力さ
れる第２のパルス信号の立ち上がりで動作してこの第２
のパルスを二分周する第２の分周回路と、 これら第１および第２の分周回路から出力される信号の
排他的論理和をとり前記入力クロックの位相調整後のク
ロックを出力する排他的論理和回路 とを具備することを特徴とするクロック位相調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069248A JP2661117B2 (ja) | 1988-03-25 | 1988-03-25 | クロック位相調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069248A JP2661117B2 (ja) | 1988-03-25 | 1988-03-25 | クロック位相調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01243617A JPH01243617A (ja) | 1989-09-28 |
| JP2661117B2 true JP2661117B2 (ja) | 1997-10-08 |
Family
ID=13397252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63069248A Expired - Lifetime JP2661117B2 (ja) | 1988-03-25 | 1988-03-25 | クロック位相調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2661117B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5599826A (en) * | 1979-01-24 | 1980-07-30 | Nec Corp | Phase variable circuit |
-
1988
- 1988-03-25 JP JP63069248A patent/JP2661117B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01243617A (ja) | 1989-09-28 |
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