JP2636674B2 - 動画像の動きベクトル検出装置 - Google Patents
動画像の動きベクトル検出装置Info
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Description
【０００１】
【産業上の利用分野】本発明は動画像の動きベクトル検
出装置に関するものである。
出装置に関するものである。
【０００２】
【従来の技術】動画像の高能率符号化において、動き補
償フレーム間予測が施される場合が多い。例えば、国際
標準化組織ＩＳＯ−ＩＥＣ ＪＴＣ１／ＳＣ２／ＷＧ１
１（以下、ＭＰＥＧと記す）においても、国際標準化方
式として動き補償フレーム間予測が用いられ、動き補償
に関しては、画像を複数のブロックに分割しブロック単
位で処理を行うことになっている。これはテレビ電話等
向けの動画像符号化の国際標準化方式Ｈ．２６１でも用
いられている。また、ブロック単位での動き補償として
は、ブロックマッチングによる動きベクトル検出に基づ
く場合が一般的である。
償フレーム間予測が施される場合が多い。例えば、国際
標準化組織ＩＳＯ−ＩＥＣ ＪＴＣ１／ＳＣ２／ＷＧ１
１（以下、ＭＰＥＧと記す）においても、国際標準化方
式として動き補償フレーム間予測が用いられ、動き補償
に関しては、画像を複数のブロックに分割しブロック単
位で処理を行うことになっている。これはテレビ電話等
向けの動画像符号化の国際標準化方式Ｈ．２６１でも用
いられている。また、ブロック単位での動き補償として
は、ブロックマッチングによる動きベクトル検出に基づ
く場合が一般的である。
【０００３】Ｈ．２６１の場合、１画素精度で動きベク
トルを検出するが、この動きベクトル検出に利用できる
プロセッサとしては、例えばＳＧＳ−ＴＨＯＭＳＯＮ製
ＳＴＩ３２２０がある。このプロセッサのブロックマッ
チングによる動きベクトル検出の動作は、映像情報誌１
９９１年６月号８３頁から８９頁又はＳＧＳ−ＴＨＯＭ
ＳＯＮ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ「ＩＭＡＧ
Ｅ ＰＲＯＣＥＳＳＩＮＧ ＤＡＴＡ ＢＯＯＫ ２ｎ
ｄ ＥＤＩＴＩＯＮ」に説明されている。
トルを検出するが、この動きベクトル検出に利用できる
プロセッサとしては、例えばＳＧＳ−ＴＨＯＭＳＯＮ製
ＳＴＩ３２２０がある。このプロセッサのブロックマッ
チングによる動きベクトル検出の動作は、映像情報誌１
９９１年６月号８３頁から８９頁又はＳＧＳ−ＴＨＯＭ
ＳＯＮ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ「ＩＭＡＧ
Ｅ ＰＲＯＣＥＳＳＩＮＧ ＤＡＴＡ ＢＯＯＫ ２ｎ
ｄ ＥＤＩＴＩＯＮ」に説明されている。
【０００４】ＭＰＥＧでは、特に、動き補償に用いる動
きベクトルも半画素精度まで上げることにより、符号化
効率の向上を図っている。ＭＰＥＧ方式に準拠した動き
ベクトル検出装置の構成を考えた場合、検出範囲及び検
出精度の面から、動きベクトル検出処理に要する演算処
理量や所要メモリ容量はＨ．２６１に比べ飛躍的に増大
しているので、大幅な演算量削減の為の改善が必要とな
る。動きベクトル検出の簡略化方式としては、多段探索
法による候補ベクトルの削減があるが、これについて
は、本出願人の先願に係る特開平５−４９０２３号公報
（特願平３−１９９６１４号）に解説がなされている。
これにおいては、動きベクトル探索は第１段から第Ｋ−
１段で２画素精度までの動きベクトル探索を、第Ｋ段に
おいて１画素以下の動きベクトル探索を行うことによ
り、候補ベクトル数及び第Ｋ段までのブロックマッチン
グの際に対応をとるブロック内画素数を削減して総演算
処理量を減じている。
きベクトルも半画素精度まで上げることにより、符号化
効率の向上を図っている。ＭＰＥＧ方式に準拠した動き
ベクトル検出装置の構成を考えた場合、検出範囲及び検
出精度の面から、動きベクトル検出処理に要する演算処
理量や所要メモリ容量はＨ．２６１に比べ飛躍的に増大
しているので、大幅な演算量削減の為の改善が必要とな
る。動きベクトル検出の簡略化方式としては、多段探索
法による候補ベクトルの削減があるが、これについて
は、本出願人の先願に係る特開平５−４９０２３号公報
（特願平３−１９９６１４号）に解説がなされている。
これにおいては、動きベクトル探索は第１段から第Ｋ−
１段で２画素精度までの動きベクトル探索を、第Ｋ段に
おいて１画素以下の動きベクトル探索を行うことによ
り、候補ベクトル数及び第Ｋ段までのブロックマッチン
グの際に対応をとるブロック内画素数を削減して総演算
処理量を減じている。
【０００５】
【発明が解決しようとする課題】従来の動きベクトル検
出装置は、被動きベクトル検出ブロックと参照フレーム
の探索領域の画素精度をあらかじめ等しくしておく必要
がある。前述したＳＴＩ３２２０の例においても、半画
素精度の動きベクトルを検出するためには、対応をとる
ブロック間の画素精度が違うため、半画素内挿後の探索
領域小数点以下のベクトルと整数ベクトルの間のパイプ
ライン処理が困難である。
出装置は、被動きベクトル検出ブロックと参照フレーム
の探索領域の画素精度をあらかじめ等しくしておく必要
がある。前述したＳＴＩ３２２０の例においても、半画
素精度の動きベクトルを検出するためには、対応をとる
ブロック間の画素精度が違うため、半画素内挿後の探索
領域小数点以下のベクトルと整数ベクトルの間のパイプ
ライン処理が困難である。
【０００６】ＭＰＥＧ方式において新たに要求される半
画素精度の動きベクトル検出を行うためには、あらかじ
め参照フレームの探索領域の画素を半画素内挿し、内挿
前の元の画素群と水平方向に半画素内挿した画素群と垂
直方向に半画素内挿した画素群と水平垂直の両方向にお
いて半画素内挿した画素群を分割し、 マルチチップで並列動作を行う、 又は、 画素群毎に処理を行い、４倍の時間をかけて実行す
る、のいずれかを行うことになる。
画素精度の動きベクトル検出を行うためには、あらかじ
め参照フレームの探索領域の画素を半画素内挿し、内挿
前の元の画素群と水平方向に半画素内挿した画素群と垂
直方向に半画素内挿した画素群と水平垂直の両方向にお
いて半画素内挿した画素群を分割し、 マルチチップで並列動作を行う、 又は、 画素群毎に処理を行い、４倍の時間をかけて実行す
る、のいずれかを行うことになる。
【０００７】従って、本発明の課題は、半画素精度の動
きベクトルを高速にパイプライン処理によって検出する
回路の具現化にある。このとき、ＶＬＳＩ向けに、内部
のメモリ回路を小さく持った回路構成も目的とする。そ
のためには、ブロックマッチングの際に装置に入力する
被動きベクトル検出ブロック及び探索領域は画素内挿な
しの整数画素精度とし、装置内に半画素内挿部を具備し
て探索領域画素のみを半画素内挿し、また、内挿画素の
出力を直接動きベクトル検出回路のパイプライン処理で
利用できるような回路構成が要求される。さらに、動き
ベクトル検出器が効率よくパイプライン動作させるよう
にプロセッサエレメントを配置し、半画素内挿器からの
出力は複数データを同時出力できるものにし、ベクトル
検出器の側で適宜入力データを切り換えることができる
ようにすることも本発明の課題となる。
きベクトルを高速にパイプライン処理によって検出する
回路の具現化にある。このとき、ＶＬＳＩ向けに、内部
のメモリ回路を小さく持った回路構成も目的とする。そ
のためには、ブロックマッチングの際に装置に入力する
被動きベクトル検出ブロック及び探索領域は画素内挿な
しの整数画素精度とし、装置内に半画素内挿部を具備し
て探索領域画素のみを半画素内挿し、また、内挿画素の
出力を直接動きベクトル検出回路のパイプライン処理で
利用できるような回路構成が要求される。さらに、動き
ベクトル検出器が効率よくパイプライン動作させるよう
にプロセッサエレメントを配置し、半画素内挿器からの
出力は複数データを同時出力できるものにし、ベクトル
検出器の側で適宜入力データを切り換えることができる
ようにすることも本発明の課題となる。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明は、連続する複数フレームからなる動画の
各フレームを、複数個の画素からなる複数ブロックに分
割し、現フレーム中のあるブロック内の画像とそのフレ
ームとは異なる参照フレーム内の画像との相関値を計算
し、動画像の動きベクトルを推定する動画像の動きベク
トル検出装置において、次のような手段を備える。すな
わち、参照フレーム内の探索領域の画素データを格納す
る第１の記憶手段と、現フレーム中の被動きベクトル検
出ブロックの画素データを格納する第２の記憶手段と、
第１の記憶手段に蓄えられた画像データに対して水平及
び垂直に半画素内挿し、その半画素内挿後の画素データ
を複数の出力部から並列出力することができる半画素内
挿回路と、この半画素内挿回路の複数の出力部からの画
素データを選択する画素選択手段、その選択された画素
データと第２の記憶手段から読み出した画素データとの
差分の絶対値を求める手段、及びその絶対値を加算する
ための加算手段をそれぞれ有するＭ個のプロセッサエレ
メントを多段に接続して構成され、これらプロセッサエ
レメントの加算手段により差分の絶対値を順次累算して
最終段のプロセッサエレメントから絶対値の総和を出力
する動きベクトル検出回路と、この動きベクトル検出回
路の出力の最小値を検出し、その最小値に対応する候補
ベクトルの値を動きベクトルとして出力する機能を持つ
最小値検出器と、を備えたことを特徴とする。
めに、本発明は、連続する複数フレームからなる動画の
各フレームを、複数個の画素からなる複数ブロックに分
割し、現フレーム中のあるブロック内の画像とそのフレ
ームとは異なる参照フレーム内の画像との相関値を計算
し、動画像の動きベクトルを推定する動画像の動きベク
トル検出装置において、次のような手段を備える。すな
わち、参照フレーム内の探索領域の画素データを格納す
る第１の記憶手段と、現フレーム中の被動きベクトル検
出ブロックの画素データを格納する第２の記憶手段と、
第１の記憶手段に蓄えられた画像データに対して水平及
び垂直に半画素内挿し、その半画素内挿後の画素データ
を複数の出力部から並列出力することができる半画素内
挿回路と、この半画素内挿回路の複数の出力部からの画
素データを選択する画素選択手段、その選択された画素
データと第２の記憶手段から読み出した画素データとの
差分の絶対値を求める手段、及びその絶対値を加算する
ための加算手段をそれぞれ有するＭ個のプロセッサエレ
メントを多段に接続して構成され、これらプロセッサエ
レメントの加算手段により差分の絶対値を順次累算して
最終段のプロセッサエレメントから絶対値の総和を出力
する動きベクトル検出回路と、この動きベクトル検出回
路の出力の最小値を検出し、その最小値に対応する候補
ベクトルの値を動きベクトルとして出力する機能を持つ
最小値検出器と、を備えたことを特徴とする。
【０００９】動きベクトル検出回路は、好ましくは次の
ような構成とする。すなわち、Ｍ個のプロセッサエレメ
ントのうちの最前段のプロセッサエレメントの加算手段
に与える累算値の初期値を選択するための１個の初期値
選択用のセレクタと、Ｍ個のプロセッサエレメントの間
にそれぞれ接続されたＭ−１個の画素遅延用の第１のレ
ジスタと、最終段のプロセッサエレメントと最小値検出
器との間に直列接続された複数の画素遅延用の第２のレ
ジスタと、を更に含み、複数の第２のレジスタのうちに
最終段の１個の第２のレジスタの出力が前記初期値選択
用のセレクタに入力するループ構成と
ような構成とする。すなわち、Ｍ個のプロセッサエレメ
ントのうちの最前段のプロセッサエレメントの加算手段
に与える累算値の初期値を選択するための１個の初期値
選択用のセレクタと、Ｍ個のプロセッサエレメントの間
にそれぞれ接続されたＭ−１個の画素遅延用の第１のレ
ジスタと、最終段のプロセッサエレメントと最小値検出
器との間に直列接続された複数の画素遅延用の第２のレ
ジスタと、を更に含み、複数の第２のレジスタのうちに
最終段の１個の第２のレジスタの出力が前記初期値選択
用のセレクタに入力するループ構成と
【００１０】
【作用】本発明の動画像の動きベクトル検出装置では、
その装置内に１入力多出力の半画素内挿回路を具備し、
動きベクトル検出回路において、画素の差分絶対値を演
算するＭ個のプロセッサエレメントとＭ−１個の画素遅
延レジスタを交互に配置し、探索領域の１ライン（また
はカラム）の画素数（Ｎ）に対し２×（Ｎ−Ｍ）個の画
素遅延用の第２のレジスタを備えておき、この動きベク
トル検出回路で特化したデータ入出力タイミングを規定
するので、画素精度の異なるブロック間におけるブロッ
クマッチングを効率よくパイプライン処理で行い、かつ
半画素精度の動きベクトルを検出することが可能とな
る。
その装置内に１入力多出力の半画素内挿回路を具備し、
動きベクトル検出回路において、画素の差分絶対値を演
算するＭ個のプロセッサエレメントとＭ−１個の画素遅
延レジスタを交互に配置し、探索領域の１ライン（また
はカラム）の画素数（Ｎ）に対し２×（Ｎ−Ｍ）個の画
素遅延用の第２のレジスタを備えておき、この動きベク
トル検出回路で特化したデータ入出力タイミングを規定
するので、画素精度の異なるブロック間におけるブロッ
クマッチングを効率よくパイプライン処理で行い、かつ
半画素精度の動きベクトルを検出することが可能とな
る。
【００１１】
【実施例】図１に本発明における動きベクトル検出装置
の実施例の基本構成を示す。この動きベクトル検出装置
１００は、後述するようにＭ個のプロセッサエレメント
（以下「ＰＥ」と記す）を具備する動きベクトル検出回
路１と、半画素内挿器２と、被動きベクトル検出ブロッ
クを格納するバッファメモリ３と、参照フレームの探索
領域を格納するバッファメモリ４と、最小値検出器５と
で構成される。
の実施例の基本構成を示す。この動きベクトル検出装置
１００は、後述するようにＭ個のプロセッサエレメント
（以下「ＰＥ」と記す）を具備する動きベクトル検出回
路１と、半画素内挿器２と、被動きベクトル検出ブロッ
クを格納するバッファメモリ３と、参照フレームの探索
領域を格納するバッファメモリ４と、最小値検出器５と
で構成される。
【００１２】動きベクトル検出方式に関しては、被動き
ベクトル検出ブロックはＭ×Ｍであり、動きベクトル検
出精度を半画素精度、第Ｋ−１段までの検出によって２
画素精度での動きベクトルが求められているものとす
る。そして、以下では最終段の動きベクトル検出に関し
て、検出範囲を縦横方向それぞれ−１．０〜＋１．０、
検出精度を０．５画素とした場合における、最終段の動
きベクトル検出装置の動作について説明する。
ベクトル検出ブロックはＭ×Ｍであり、動きベクトル検
出精度を半画素精度、第Ｋ−１段までの検出によって２
画素精度での動きベクトルが求められているものとす
る。そして、以下では最終段の動きベクトル検出に関し
て、検出範囲を縦横方向それぞれ−１．０〜＋１．０、
検出精度を０．５画素とした場合における、最終段の動
きベクトル検出装置の動作について説明する。
【００１３】入力ポート１０１から、被動き検出ブロッ
クの画素をバッファメモリ３に格納し、入力ポート１０
２から、探索領域の画素をバッファメモリ４に格納す
る。半画素内挿器２は、バッファメモリ４からデータを
受け、縦方向及び横方向に半画素内挿し、画素内挿後の
探索領域データ１０３ａ〜１０３ｅを動きベクトル検出
回路１へ出力する。次に、この動きベクトル検出回路１
の出力の最小値を最小値検出器５で検出し、その最小値
に対応する候補ベクトルの値を動きベクトル１０５とし
て出力する。出力データの内容タイミングに関しては後
で詳述する。
クの画素をバッファメモリ３に格納し、入力ポート１０
２から、探索領域の画素をバッファメモリ４に格納す
る。半画素内挿器２は、バッファメモリ４からデータを
受け、縦方向及び横方向に半画素内挿し、画素内挿後の
探索領域データ１０３ａ〜１０３ｅを動きベクトル検出
回路１へ出力する。次に、この動きベクトル検出回路１
の出力の最小値を最小値検出器５で検出し、その最小値
に対応する候補ベクトルの値を動きベクトル１０５とし
て出力する。出力データの内容タイミングに関しては後
で詳述する。
【００１４】図２に本発明における動きベクトル検出回
路１、及び最小値検出器５の詳細を示す。図２中、符号
１〜５、１０１〜１０６は図１と同じである。図２にお
いて、１０は２つの画素データの差分の絶対値を累算す
るＰＥ、１１は１データレジスタ（Ｒ）、１２は探索領
域の画素選択用のセレクタ、１３は直列に配置された初
段のＰＥの入力データを選択するセレクタを示し、これ
らによって動きベクトル検出回路１が構成される。ま
た、１５は動きベクトル検出回路１から出力される誤差
絶対値の和を格納するレジスタ、１４はレジスタ１５へ
の書き込みタイミングを指定する為の制御回路、１６は
最小値選択用の比較器、１７は候補動きベクトルを示す
カウンタ、１８は最小値格納用のレジスタ、１９ａ及び
１９ｂは動きベクトルのＸ方向、Ｙ方向を格納する為の
レジスタで、これらによって最小値検出器５が構成され
る。
路１、及び最小値検出器５の詳細を示す。図２中、符号
１〜５、１０１〜１０６は図１と同じである。図２にお
いて、１０は２つの画素データの差分の絶対値を累算す
るＰＥ、１１は１データレジスタ（Ｒ）、１２は探索領
域の画素選択用のセレクタ、１３は直列に配置された初
段のＰＥの入力データを選択するセレクタを示し、これ
らによって動きベクトル検出回路１が構成される。ま
た、１５は動きベクトル検出回路１から出力される誤差
絶対値の和を格納するレジスタ、１４はレジスタ１５へ
の書き込みタイミングを指定する為の制御回路、１６は
最小値選択用の比較器、１７は候補動きベクトルを示す
カウンタ、１８は最小値格納用のレジスタ、１９ａ及び
１９ｂは動きベクトルのＸ方向、Ｙ方向を格納する為の
レジスタで、これらによって最小値検出器５が構成され
る。
【００１５】被動きベクトル検出ブロックサイズをＭ×
Ｍ、画素内挿後の探索領域画素数を（２Ｎ−１）×（２
Ｎ−１）とした場合、ＰＥ１０はＭ個、レジスタ１１は
（Ｍ−１）個、画素遅延用のレジスタ１１’は２×（Ｎ
−Ｍ）個を用いて、図２に示すようにＰＥ１０とレジス
タ１１をそれぞれ交互にカスケード配置し、さらに最後
尾のＰＥに続いてレジスタ１１’を同様にカスケードに
配置する。
Ｍ、画素内挿後の探索領域画素数を（２Ｎ−１）×（２
Ｎ−１）とした場合、ＰＥ１０はＭ個、レジスタ１１は
（Ｍ−１）個、画素遅延用のレジスタ１１’は２×（Ｎ
−Ｍ）個を用いて、図２に示すようにＰＥ１０とレジス
タ１１をそれぞれ交互にカスケード配置し、さらに最後
尾のＰＥに続いてレジスタ１１’を同様にカスケードに
配置する。
【００１６】図８に示されるような動きベクトル検出の
例は、Ｍ＝１６、Ｎ＝１８として実現できる。また、各
ＰＥ１０は、半画素内挿器２からの２×（Ｎ−Ｍ）本の
バスへの出力内容から、各々のＰＥがその時点において
必要とする探索領域データを選択するための制御信号２
０７を図３に示すＰＥ内の制御回路２６から出力する。
例は、Ｍ＝１６、Ｎ＝１８として実現できる。また、各
ＰＥ１０は、半画素内挿器２からの２×（Ｎ−Ｍ）本の
バスへの出力内容から、各々のＰＥがその時点において
必要とする探索領域データを選択するための制御信号２
０７を図３に示すＰＥ内の制御回路２６から出力する。
【００１７】まず、図８に示すような動きベクトル検出
の探索範囲にあわせて、被動きベクトル検出ブロックを
バッファメモリ３に、探索領域をバッファメモリ４に入
力する。但し、バッファメモリ４に入力するデータは画
素内挿前のもので、図８でいえば、○印の画素データが
格納される。
の探索範囲にあわせて、被動きベクトル検出ブロックを
バッファメモリ３に、探索領域をバッファメモリ４に入
力する。但し、バッファメモリ４に入力するデータは画
素内挿前のもので、図８でいえば、○印の画素データが
格納される。
【００１８】半画素内挿器２は、例えば図４に示すよう
な回路構成とする。３１ａ・３１ｂはライン遅延用レジ
スタ、３２ａ・３２ｂは縦方向に隣合う画素の平均値を
求める演算器、３３ａ〜３３ｅは画素遅延レジスタ、３
４ａ〜３４ｅは横方向に隣合う画素の平均値を求める演
算器、３５ａ〜３５ｅは画素遅延用レジスタ、３６ａ〜
３６ｅは、２入力からそのいずれかを出力するためのセ
レクタであり、クロック毎に交互に切り換えることによ
り横方向内挿を行ったデータと横方向内挿を行わないデ
ータを交互に出力する。３７ａ〜３７ｅは、動きベクト
ル検出回路１が要求する適当なタイミングで動作を行う
為の遅延用シフトレジスタである。
な回路構成とする。３１ａ・３１ｂはライン遅延用レジ
スタ、３２ａ・３２ｂは縦方向に隣合う画素の平均値を
求める演算器、３３ａ〜３３ｅは画素遅延レジスタ、３
４ａ〜３４ｅは横方向に隣合う画素の平均値を求める演
算器、３５ａ〜３５ｅは画素遅延用レジスタ、３６ａ〜
３６ｅは、２入力からそのいずれかを出力するためのセ
レクタであり、クロック毎に交互に切り換えることによ
り横方向内挿を行ったデータと横方向内挿を行わないデ
ータを交互に出力する。３７ａ〜３７ｅは、動きベクト
ル検出回路１が要求する適当なタイミングで動作を行う
為の遅延用シフトレジスタである。
【００１９】平均値演算器３２ａ・３２ｂ及び３４ａ〜
３４ｅは、前記したライン遅延または画素遅延によっ
て、縦方向、あるいは横方向の２つの画素データを同時
刻に入力し、図５に示すように加算器３８と、１／２を
掛け合わせる乗算器３９で２画素の平均値を内挿画素値
として出力する。
３４ｅは、前記したライン遅延または画素遅延によっ
て、縦方向、あるいは横方向の２つの画素データを同時
刻に入力し、図５に示すように加算器３８と、１／２を
掛け合わせる乗算器３９で２画素の平均値を内挿画素値
として出力する。
【００２０】次に、図６及び図７を用いて動きベクトル
検出装置の全体タイミングを説明する。なお、図６中Ｌ
及びＣＬと表記されているデータ内容は、図８中で示さ
れているラインデータであり、またデータの上に記され
ている数値は、すべて１０６から半画素内挿器２へのデ
ータ入力開始からのクロック数に対応している。
検出装置の全体タイミングを説明する。なお、図６中Ｌ
及びＣＬと表記されているデータ内容は、図８中で示さ
れているラインデータであり、またデータの上に記され
ている数値は、すべて１０６から半画素内挿器２へのデ
ータ入力開始からのクロック数に対応している。
【００２１】図２中のバッファメモリ４から１８×１８
画素のデータ１０６が、ブロックスキャン順に２クロッ
ク毎に読みだされる。図６及びその詳細図である図７の
データ入力タイミングからは、図４の配置に対応する出
力１０３ａ〜１０３ｅにおいて、それぞれ図６及び図７
のＢｕｓ０〜Ｂｕｓ４のデータ出力を得ることが可能と
なる。
画素のデータ１０６が、ブロックスキャン順に２クロッ
ク毎に読みだされる。図６及びその詳細図である図７の
データ入力タイミングからは、図４の配置に対応する出
力１０３ａ〜１０３ｅにおいて、それぞれ図６及び図７
のＢｕｓ０〜Ｂｕｓ４のデータ出力を得ることが可能と
なる。
【００２２】半画素精度の動きベクトル検出の動作実現
のためのデータ入出力の詳細タイミング、及び各ＰＥ１
０におけるデータセレクタ１２における選択内容につい
ても、図６に示している。
のためのデータ入出力の詳細タイミング、及び各ＰＥ１
０におけるデータセレクタ１２における選択内容につい
ても、図６に示している。
【００２３】動きベクトル検出回路１は、探索範囲で指
定される各候補動きベクトルに対応するフレーム間の差
分演算を、被動き検出ブロック内の全ての画素について
行い、ブロック間の画素差分の絶対値の総和をそれぞれ
のベクトルに対して出力するものである。
定される各候補動きベクトルに対応するフレーム間の差
分演算を、被動き検出ブロック内の全ての画素について
行い、ブロック間の画素差分の絶対値の総和をそれぞれ
のベクトルに対して出力するものである。
【００２４】動きベクトル検出回路１を動作させるた
め、図６に示されたタイミングに従って、バッファメモ
リ４は入力１０６でのタイミングで探索領域画素データ
を半画素内挿器２へ、バッファメモリ３は入力１０７の
タイミングで被動きベクトル検出ブロックデータを動き
ベクトル検出回路１のデータ入力部へそれぞれデータの
送出を行う。各ＰＥは、図６のタイミングに従ってバッ
ファメモリ３から入力される被動きベクトル検出中の画
素データとセレクタ１２によって選ばれて入力された探
索領域画素データとの間で絶対値差分の累算をし、レジ
スタ１１またはレジスタ１１’へ出力する。動きベクト
ル検出回路１中の各ＰＥの内部動作については後述す
る。
め、図６に示されたタイミングに従って、バッファメモ
リ４は入力１０６でのタイミングで探索領域画素データ
を半画素内挿器２へ、バッファメモリ３は入力１０７の
タイミングで被動きベクトル検出ブロックデータを動き
ベクトル検出回路１のデータ入力部へそれぞれデータの
送出を行う。各ＰＥは、図６のタイミングに従ってバッ
ファメモリ３から入力される被動きベクトル検出中の画
素データとセレクタ１２によって選ばれて入力された探
索領域画素データとの間で絶対値差分の累算をし、レジ
スタ１１またはレジスタ１１’へ出力する。動きベクト
ル検出回路１中の各ＰＥの内部動作については後述す
る。
【００２５】Ｍ個のＰＥを通過して最後尾に配置されて
いるレジスタ１１’へ出力される値１０８は、１ライン
分の誤差絶対値和となっている。これをＭ回ループさせ
ることで、ブロック間の候補ベクトルに関する、ブロッ
ク間における誤差絶対値のブロック内画素数Ｍ×Ｍ個の
総和を求めることができる。
いるレジスタ１１’へ出力される値１０８は、１ライン
分の誤差絶対値和となっている。これをＭ回ループさせ
ることで、ブロック間の候補ベクトルに関する、ブロッ
ク間における誤差絶対値のブロック内画素数Ｍ×Ｍ個の
総和を求めることができる。
【００２６】Ｍ回ループ後の出力１０８は、ブロックマ
ッチングにおけるマッチング度の評価の為に、制御回路
１４からの信号を受けてレジスタ１５へ書き込まれ、最
小値を出力する比較器１６により最もマッチングの度合
が高い、つまりレジスタ１５へ入った値の最小値をレジ
スタ１８に書き込み、そのときの動きベクトルの値をレ
ジスタ１９ａ・１９ｂに書き込む。制御回路１４は、レ
ジスタ１５に対する書き込みの制御と同時に、そのデー
タを書き込み時刻に対応する動きベクトル値の制御をカ
ウンタ１７に出力する。以上により、レジスタ１８には
誤差絶対値の総和の最小値が、レジスタ１９ａ・１９ｂ
にはレジスタ１８に書き込まれたデータに対応する動き
ベクトルが格納されることになる。
ッチングにおけるマッチング度の評価の為に、制御回路
１４からの信号を受けてレジスタ１５へ書き込まれ、最
小値を出力する比較器１６により最もマッチングの度合
が高い、つまりレジスタ１５へ入った値の最小値をレジ
スタ１８に書き込み、そのときの動きベクトルの値をレ
ジスタ１９ａ・１９ｂに書き込む。制御回路１４は、レ
ジスタ１５に対する書き込みの制御と同時に、そのデー
タを書き込み時刻に対応する動きベクトル値の制御をカ
ウンタ１７に出力する。以上により、レジスタ１８には
誤差絶対値の総和の最小値が、レジスタ１９ａ・１９ｂ
にはレジスタ１８に書き込まれたデータに対応する動き
ベクトルが格納されることになる。
【００２７】Ｍ＝１６、Ｎ＝１８としたこの動きベクト
ル検出例では、探索領域画素の最終データの半画素内挿
器２への出力が終了してから、（６７８−６４９）＝２
９クロックで２５個のベクトルに対する誤差絶対値の総
和の出力が終了することになる。
ル検出例では、探索領域画素の最終データの半画素内挿
器２への出力が終了してから、（６７８−６４９）＝２
９クロックで２５個のベクトルに対する誤差絶対値の総
和の出力が終了することになる。
【００２８】図３に本発明で使用する動きベクトル検出
回路１内の各ＰＥの詳細を示す。同図において、２０は
被動き検出ブロックと探索領域の対応画素の差分をとる
演算器である。２１はその差分の絶対値を求める演算器
であり、２２は前段のＰＥの出力内容との累算値を求め
るための加算器である。２３ａ・２３ｂはそれぞれ画素
データ格納用レジスタ、２４は差分格納用のレジスタで
ある。制御回路２６は、適当な探索領域画素をレジスタ
２３ｂに格納するためにセレクタ１２の切り替え制御を
行う。２５ａ・２５ｂは、制御内容を後続するＰＥへ伝
搬させるための制御内容格納用のレジスタである。
回路１内の各ＰＥの詳細を示す。同図において、２０は
被動き検出ブロックと探索領域の対応画素の差分をとる
演算器である。２１はその差分の絶対値を求める演算器
であり、２２は前段のＰＥの出力内容との累算値を求め
るための加算器である。２３ａ・２３ｂはそれぞれ画素
データ格納用レジスタ、２４は差分格納用のレジスタで
ある。制御回路２６は、適当な探索領域画素をレジスタ
２３ｂに格納するためにセレクタ１２の切り替え制御を
行う。２５ａ・２５ｂは、制御内容を後続するＰＥへ伝
搬させるための制御内容格納用のレジスタである。
【００２９】ＰＥ１０の動作を図３を用いて説明する。
入力ポート２０１から被動きベクトル検出ブロックの画
素をレジスタ２３ａに入力する。入力ポート２０２から
探索領域の画素データのうち候補ベクトルに対応するデ
ータをレジスタ２３ｂに入力する。このとき制御回路２
６は、データバス１０３ａ〜１０３ｅから適当なデータ
を選択して入力するために、セレクタ１２へデータ選択
用の制御信号を出力ポート２０７から発生する。このデ
ータ選択内容は、先頭のＰＥをＰＥ０、最後尾のＰＥを
ＰＥ１５としたとき、図６中のＰＥ０〜ＰＥ１５の部分
に示されているように、バス選択のタイミングは、隣合
うＰＥにおいて丁度２クロックずれとすることでブロッ
クマッチングのパイプライン処理が実現できる。
入力ポート２０１から被動きベクトル検出ブロックの画
素をレジスタ２３ａに入力する。入力ポート２０２から
探索領域の画素データのうち候補ベクトルに対応するデ
ータをレジスタ２３ｂに入力する。このとき制御回路２
６は、データバス１０３ａ〜１０３ｅから適当なデータ
を選択して入力するために、セレクタ１２へデータ選択
用の制御信号を出力ポート２０７から発生する。このデ
ータ選択内容は、先頭のＰＥをＰＥ０、最後尾のＰＥを
ＰＥ１５としたとき、図６中のＰＥ０〜ＰＥ１５の部分
に示されているように、バス選択のタイミングは、隣合
うＰＥにおいて丁度２クロックずれとすることでブロッ
クマッチングのパイプライン処理が実現できる。
【００３０】従って、制御回路２６で実行されたバスデ
ータ選択内容は、レジスタ２５ａ・２５ｂを経て２クロ
ック後に次段のＰＥの制御回路２６のバスデータ選択内
容となる。差分演算器２０においては、レジスタ２３ａ
と２３ｂの間で画素データ同士の差分をとり、その結果
をレジスタ２４に格納する。次クロックにおいて絶対値
演算器２１により差分に対する絶対値を求め、この値と
入力ポート２０３より入力された前段のＰＥ（Ｌ番目の
ＰＥについてはＬ−１番目のＰＥ）の出力を加算器２２
で足し合わせ、結果を累算値として出力ポート２０５に
出力する。
ータ選択内容は、レジスタ２５ａ・２５ｂを経て２クロ
ック後に次段のＰＥの制御回路２６のバスデータ選択内
容となる。差分演算器２０においては、レジスタ２３ａ
と２３ｂの間で画素データ同士の差分をとり、その結果
をレジスタ２４に格納する。次クロックにおいて絶対値
演算器２１により差分に対する絶対値を求め、この値と
入力ポート２０３より入力された前段のＰＥ（Ｌ番目の
ＰＥについてはＬ−１番目のＰＥ）の出力を加算器２２
で足し合わせ、結果を累算値として出力ポート２０５に
出力する。
【００３１】また、図９に示すようなレジスタ４０を用
いて、このレジスタの値を０または被動きベクトル検出
ブロックの平均値に設定し、動きベクトル検出回路１に
おいてセレクタ１２による参照領域画素の指定する値を
入力ポート４０１の値とすることによって、被動きベク
トル検出ブロックのブロック内画素データの平均値及び
ブロック内画素のＡＣ成分（平均値からのＬ１ノルム）
を求めることができることが明らかである。
いて、このレジスタの値を０または被動きベクトル検出
ブロックの平均値に設定し、動きベクトル検出回路１に
おいてセレクタ１２による参照領域画素の指定する値を
入力ポート４０１の値とすることによって、被動きベク
トル検出ブロックのブロック内画素データの平均値及び
ブロック内画素のＡＣ成分（平均値からのＬ１ノルム）
を求めることができることが明らかである。
【００３２】
【発明の効果】以上に説明したように本発明によれば、
動画像の動きベクトルを検出する場合において、装置内
部に１入力多出力の半画素内挿器をおき、動きベクトル
を検出回路において、プロセッサエレメントと遅延レジ
スタを交互に配置する構成をとること、及びブロックマ
ッチングによる動きベクトル検出に特化したデータの入
出力タイミングを提案することによって、整数画素精度
の被動きベクトル検出ブロックと半画素精度の探索領域
の間でのブロックマッチングをパイプライン処理により
効率よく行い、半画素精度の動きベクトルの高速の検出
が可能となる。また、全てのプロセッサエレメントの中
の探索領域画素データ格納用のレジスタに０または被動
きベクトル検出ブロックの平均値（ＤＣ成分）を入力す
ることによって、被動きベクトル検出ブロックのＤＣ成
分または被動きベクトル検出ブロックの平均値からのＬ
１ノルム（ＡＣ成分）を求めることも可能となり、ＭＣ
判定（検出した動きベクトルを使用する／使用しないで
動き無しのフレーム間差分を符号化するかの判定）及び
フレーム内／間符号化の判定の評価データとして利用で
きる。
動画像の動きベクトルを検出する場合において、装置内
部に１入力多出力の半画素内挿器をおき、動きベクトル
を検出回路において、プロセッサエレメントと遅延レジ
スタを交互に配置する構成をとること、及びブロックマ
ッチングによる動きベクトル検出に特化したデータの入
出力タイミングを提案することによって、整数画素精度
の被動きベクトル検出ブロックと半画素精度の探索領域
の間でのブロックマッチングをパイプライン処理により
効率よく行い、半画素精度の動きベクトルの高速の検出
が可能となる。また、全てのプロセッサエレメントの中
の探索領域画素データ格納用のレジスタに０または被動
きベクトル検出ブロックの平均値（ＤＣ成分）を入力す
ることによって、被動きベクトル検出ブロックのＤＣ成
分または被動きベクトル検出ブロックの平均値からのＬ
１ノルム（ＡＣ成分）を求めることも可能となり、ＭＣ
判定（検出した動きベクトルを使用する／使用しないで
動き無しのフレーム間差分を符号化するかの判定）及び
フレーム内／間符号化の判定の評価データとして利用で
きる。
【図１】本発明に係わる動きベクトル検出装置の一実施
例の基本ブロック図である。
例の基本ブロック図である。
【図２】同動きベクトル検出装置内の動きベクトル検出
回路及び最小値検出器の一具体例の詳細ブロック図であ
る。
回路及び最小値検出器の一具体例の詳細ブロック図であ
る。
【図３】上記動きベクトル検出回路内の各プロセッサエ
レメントの一具体例の詳細ブロック図である。
レメントの一具体例の詳細ブロック図である。
【図４】上記動きベクトル検出装置内の半画素内挿器の
一具体例の詳細ブロック図である。
一具体例の詳細ブロック図である。
【図５】同半画素内挿器内の平均値演算器の構成を示す
ブロック図である。
ブロック図である。
【図６】本発明による実施例の動作タイミングを示す説
明図である。
明図である。
【図７】同上の一部の詳細を示す説明図である。
【図８】本発明に係わる動きベクトル検出範囲を示した
説明図である。
説明図である。
【図９】本発明に係わる動きベクトル検出装置の別の実
施例の基本ブロック図である。
施例の基本ブロック図である。
１ 動きベクトル検出回路 ２ 半画素内挿器 ３ バッファメモリ ４ バッファメモリ ５ 最小値検出器 １０ プロセッサエレメント １１・１１’ レジスタ １２ セレクタ １３ セレクタ １４ 制御回路 １５ レジスタ １６ 比較器 １７ カウンタ １８ 最小値格納用レジスタ １９ａ・１９ｂ 動きベクトル格納レジスタ ２０ 差分演算器 ２１ 絶対値演算器 ２２ 加算器 ２３ａ・２３ｂ レジスタ ２４ レジスタ ２５ａ・２５ｂ 制御信号遅延用レジスタ ２６ 制御回路 ３１ａ・３１ｂ ライン遅延用レジスタ ３２ａ・３２ｂ・３４ａ・３４ｂ・３４ｃ・３４ｄ 平
均値演算器 ３３ａ〜３３ｅ 画素遅延用レジスタ ３５ａ〜３５ｅ レジスタ ３６ａ〜３６ｅ スイッチ ３７ａ〜３７ｄ シフトレジスタ ３８ 加算器 ３９ 乗算器 ４０ レジスタ １０１ 画像信号入力ポート １０２ 探索領域画像入力ポート １０３ａ〜１０３ｅ 半画素内挿データ １０４ ブロック誤差出力 １０５ 最小値／動きベクトル １０６ 探索領域画像 １０７ 被動きベクトル検出ブロック画像 １０８ 誤差絶対値和の出力 ２０１ 被動きベクトル検出ブロック内画素 ２０２ 探索領域内画素 ２０３ 累算値入力 ２０４ データバス選択内容入力 ２０５ 累算値出力 ２０６ データバス選択内容出力 ２０７ 制御信号出力 ４０１ ０または被動きベクトル検出ブロックの平均値
（ＤＣ成分）
均値演算器 ３３ａ〜３３ｅ 画素遅延用レジスタ ３５ａ〜３５ｅ レジスタ ３６ａ〜３６ｅ スイッチ ３７ａ〜３７ｄ シフトレジスタ ３８ 加算器 ３９ 乗算器 ４０ レジスタ １０１ 画像信号入力ポート １０２ 探索領域画像入力ポート １０３ａ〜１０３ｅ 半画素内挿データ １０４ ブロック誤差出力 １０５ 最小値／動きベクトル １０６ 探索領域画像 １０７ 被動きベクトル検出ブロック画像 １０８ 誤差絶対値和の出力 ２０１ 被動きベクトル検出ブロック内画素 ２０２ 探索領域内画素 ２０３ 累算値入力 ２０４ データバス選択内容入力 ２０５ 累算値出力 ２０６ データバス選択内容出力 ２０７ 制御信号出力 ４０１ ０または被動きベクトル検出ブロックの平均値
（ＤＣ成分）
Claims (2)
- 【請求項１】 連続する複数フレームからなる動画の各
フレームを、複数個の画素からなる複数ブロックに分割
し、現フレーム中のあるブロック内の画像とそのフレー
ムとは異なる参照フレーム内の画像との相関値を計算
し、動画像の動きベクトルを推定する動画像の動きベク
トル検出装置において、 前記参照フレーム内の探索領域の画素データを格納する
第１の記憶手段と、 前記現フレーム中の被動きベクトル検出ブロックの画素
データを格納する第２の記憶手段と、 前記第１の記憶手段に蓄えられた画像データに対して水
平及び垂直に半画素内挿し、その半画素内挿後の画素デ
ータを複数の出力部から並列出力することができる半画
素内挿回路と、 この半画素内挿回路の複数の出力部からの画素データを
選択する画素選択手段、その選択された画素データと前
記第２の記憶手段から読み出した画素データとの差分の
絶対値を求める手段、及びその絶対値を加算するための
加算手段をそれぞれ有するＭ個のプロセッサエレメント
を多段に接続して構成され、これらプロセッサエレメン
トの前記加算手段により前記差分の絶対値を順次累算し
て最終段のプロセッサエレメントから絶対値の総和を出
力する動きベクトル検出回路と、 この動きベクトル検出回路の出力の最小値を検出し、そ
の最小値に対応する候補ベクトルの値を動きベクトルと
して出力する機能を持つ最小値検出器と、 を備えたことを特徴とする動画像の動きベクトル検出装
置。 - 【請求項２】 動きベクトル検出回路が、 Ｍ個のプロセッサエレメントのうちの最前段のプロセッ
サエレメントの加算手段に与える累算値の初期値を選択
するための１個の初期値選択用のセレクタと、Ｍ個のプ
ロセッサエレメントの間にそれぞれ接続されたＭ−１個
の画素遅延用の第１のレジスタと、 最終段のプロセッサエレメントと最小値検出器との間に
直列接続された複数の画素遅延用の第２のレジスタと、 を更に含み、複数の第２のレジスタのうちに最終段の１
個の第２のレジスタの出力が前記初期値選択用のセレク
タに入力するループ構成とされている請求項１に記載
の、動画像の動きベクトル検出装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14442293A JP2636674B2 (ja) | 1993-05-25 | 1993-05-25 | 動画像の動きベクトル検出装置 |
| EP19940107847 EP0626791B1 (en) | 1993-05-25 | 1994-05-20 | Motion vector detection apparatus for moving pictures |
| DE69419827T DE69419827T2 (de) | 1993-05-25 | 1994-05-20 | Bewegungsvektorbestimmungsvorrichtung für Bewegtbilder |
| US08/498,191 US5512962A (en) | 1993-05-25 | 1995-07-05 | Motion vector detecting apparatus for moving picture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14442293A JP2636674B2 (ja) | 1993-05-25 | 1993-05-25 | 動画像の動きベクトル検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06334980A JPH06334980A (ja) | 1994-12-02 |
| JP2636674B2 true JP2636674B2 (ja) | 1997-07-30 |
Family
ID=15361819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14442293A Expired - Fee Related JP2636674B2 (ja) | 1993-05-25 | 1993-05-25 | 動画像の動きベクトル検出装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5512962A (ja) |
| EP (1) | EP0626791B1 (ja) |
| JP (1) | JP2636674B2 (ja) |
| DE (1) | DE69419827T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5706059A (en) * | 1994-11-30 | 1998-01-06 | National Semiconductor Corp. | Motion estimation using a hierarchical search |
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| KR100225690B1 (ko) * | 1995-04-18 | 1999-10-15 | 모리시다 요이치 | 상관도 연산장치, 병렬상관도 연산장치 및 상관도연산방법 |
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| KR0178746B1 (ko) * | 1995-12-13 | 1999-05-01 | 김광호 | 매크로블럭의 반픽셀처리장치 |
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| US6624848B1 (en) | 1997-07-15 | 2003-09-23 | Silverbrook Research Pty Ltd | Cascading image modification using multiple digital cameras incorporating image processing |
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| US6690419B1 (en) | 1997-07-15 | 2004-02-10 | Silverbrook Research Pty Ltd | Utilising eye detection methods for image processing in a digital image camera |
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