JP2635361B2

JP2635361B2 - 変調装置

Info

Publication number: JP2635361B2
Application number: JP63091728A
Authority: JP
Inventors: 達也矢口
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1988-04-15
Filing date: 1988-04-15
Publication date: 1997-07-30
Anticipated expiration: 2012-07-30
Also published as: JPH01264307A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、ナイキストフィルタを含む変調装置に関す
るものである。

［従来の技術］デジタル信号データを一般公衆回線（アナログ回線）
を介して伝送する場合、デジタル信号を所望のアナログ
信号に変換したりその逆変換を行なう変復調器（モデ
ム）が必要になる。

近年は、デジタル技術の発達により、デイジタル処理
可能な領域をDSP（デジタル信号処理用プロセツサ）で
構成する場合が多い。

また、送信側装置における送信データを変調する変調
器において、変調器の変調方式はデータ転送スピード等
に応じて多数考えられており、その代表的なものには、
搬送波の位相を変化させる位相変調方式、搬送周波数を
変化させる周波数変調（FSK）方式、振幅を変化させる
振幅変調（AM）方式、及び振幅、位相を変化させる直交
振幅変調（QAM）方式等がある。

この変調器で変調された信号は、D/A変換器でアナロ
グ信号に変換されアナログ回線に送出される。そして受
信側装置で元に復調されることになる。

従来DSPで変調器を構成した場合には、送信源データ
ｄ（nTd）を、例えばｘ成分のｘ（nTb）及びｙ成分のｙ
（nTb）の２次元符号に変換して出力している。従つ
て、受信側でこれを完全に復元する為には、送信側で2/
（Tb）［Hz］以上でサンプリングしなければならない。

ここで、Td;送信源データ周期、Tb;ボー周期（ボーレ
ートの逆数）である。

［発明が解決しようとしている課題］従つて、この復元のためには、ｎ個の乗算とｎ個の加
算を短い時間の中で行なわなければならず、DSPでナイ
キストフイルタリングを実行するには非常な高速性が要
求され、場合によつては演算が間に合わない場合も発生
するおそれがあつた。

特に、CCITT勧告V27ter、V29を実現するためには、ナ
イキストフィルタのタップ数は32〜64程度となり、膨大
な演算量を必要としていた。

本発明は、上記の事情に鑑みてなされたものであり、
ナイキストフィルタを含む変調装置における演算量を低
減することを目的とする。

［課題を解決するための手段］本発明は、上記の目的を達成するためになされたもの
であり、本発明に係る変調装置は、ナイキストフィルタ
を含み、前記ナイキストフィルタをボーレートの逆数で
与えられるボー周期におけるサンプル数に対応する数の
グループに分割して、各グループを連続するタップ係数
よりボー周期中におけるサンプル数を周期として取り出
したタップ係数で構成し、各グループに順次着目し、着
目グループに属するタップ係数と前記ナイキストフィル
タの入力信号とを順次コンボルーション演算することを
特徴とする。

［作用］以上の構成において、着目グループに属するタップ係
数とナイキストフィルタの入力信号とを順次コンボルー
ション演算することにより、演算量を大幅に低減するこ
とができる。

［実施例］以下、図面を参照して本発明に係る一実施例を詳細に
説明する。

第１図は本発明に係る一実施例の変復調装置（モデ
ム）のブロツク図であり、図中鎖線で囲んだ部分がDSP
（デジタル信号処理プロセツサ）で構成される部分であ
る。

第１図において、100及び118は本実施例のモデムに接
続される送信すべきデジタル信号を発生する送信端末及
び受信端末である。

101は、同一データの連続出力を防止するため、送信
データをランダム化するスクランブラ、102はスクラン
ブラ101からの信号をトリビツト、ダイビツト毎等に符
号を割り付ける符号器、103は信号の符号間干渉を防ぐ
パルス成形フイルタ（ロールオフフイルタ）、104はパ
ルス成形フイルタ103よりの信号に対して所定の変調処
理を実行する変調器である。この変調器104での変調方
式は搬送波の振幅、位相を変化させる直交振幅変調（QA
M）方式である。

この変調器104で変調された信号は、アナログ回線で
ある公衆回線等に送出すべくD/A変換器105でアナログ信
号に変換され、更にローパスフイルタ106により伝送路
の伝送帯域に合致させるべく余分な高調波成分が取り除
かれ、伝送路へ送出される。

一方、伝送路よりの伝送信号は、まずその伝送帯域以
外の成分がバンドパスフイルタ110で除去され、続いてA
GC111で受信側で扱う信号レベルに制御され、さらにA/D
変換器112でデジタル信号化される。そしてデジタル信
号化された後、復調器113により変調前の元の信号に復
調される。ここで、114は等化器であり、上述した如く
ここで伝送されてきた受信信号から伝送中に受けた歪成
分が除去され、本来の送信信号が抽出される。この等化
器114の出力信号は判定器115に送られ、ここで符号ポイ
ントに判定され、その後復号器116で復号されてデイス
クランブラ117に送られ、送信側のスクランブラ101でラ
ンダム化された信号が元に戻される。こうして送信端末
100より出力された送信信号と同様の信号に戻され、受
信端末118側に出力される。

この様に、モデムを用いることにより、一般のアナロ
グ回線である公衆回線を介してデジタル信号の伝送が可
能になる。

以上の構成を備える本実施例のDSP（デジタル信号処
理プロセツサ）の変調器部分の詳細構成を第２図を参照
して以下に説明する。

第２図において、200は符号変換器であり、送信源デ
ータｄ（nTd）を２次元符号のｘ成分のｘ（nTb）及びｙ
成分のｙ（nTb）に変換して出力している。従つて、受
信側で完全に、ｘ（nTb）及びｙ（nTb）に復元する為に
は、送信側で2/（Tb）［Hz］以上でサンプリングしなけ
ればならない。

ここで、Td;送信源データ周期、Tb;ボー周期である。

201及び202は、上述のサンプリング定理を満たす為の
ゼロインサーシヨン回路であり、（nTb）点以外のｘ（n
Tb）,y（nTb）点を“0"としている。これらのゼロイン
サーシヨン回路201,202の出力はａ（nTs）、ｂ（nTs）
である。203,204はナイキストフイルタのインパルスレ
スポンスｈ（nTs）である。ここでは、送信信号の帯域
を制限し符号間干渉を除去する為に、入力であるａ（nT
s）及びｂ（nTs）とのコンボルーシヨンがとられ、結果
としてｐ（nTs）及びｑ（nTs）が出力される。このコン
ボルーシヨンはサンプリング周期Tsの間に終了しなけれ
ばなない。

出力ｐ（nTs）及びｑ（nTs）はそれぞれ乗算器205,20
6でcos（Wc・nTs）及びsin（Wc・nTs）と乗算され、両
乗算値は加算器207により加算され、変調信号ｓ（nTs）
として出力される。この変調信号ｓ（nTs）はD/A変換器
208（第１図のD/A変換器105）に送られ、アナログ信号
に変換される。

なお、インパルスレスポンスｈ（nTs）203,204は通常
定位相遅延を保証する為にFIRフイルタで構成される。

以下、このFIRフイルタの構成について第３図を用い
て説明する。

第３図中300〜302は遅延器、303〜307は乗算器、h₀〜
h_n-1はタツプ係数、308は加算器である。

まず最初に、遅延器300〜302が初期化される。続いて
入力信号がTsごとに取り込まれが演算される。ここでin（iTs）は入力信号系列、out
（nTs）は出力信号系列を表わす。

従つて、この演算を従来の如く全てDSPで演算しよう
とすると、の演算にはｎ個の乗算とｎ個の加算が含まれTsの間に処
理を終了しなければならない。このため、DSPにはかな
りの高速性が要求されることになつてしまう。

このため、本実施例では、上述の演算を行なう時に、
ナイキストフイルタのタツプ計数の順序を替えることに
より、入力データin（iTs）のうち、最初から“0"と判
明しているものに対しては乗算を行なわないよう制御し
ている。

以下、具体的に第４図（Ａ），（Ｂ）ならびに第５図
（Ａ），（Ｂ）を用いて本実施例を従来のものと対比し
ながら説明する。

なお、本実施例においてはナイキストフイルタとし
て、変調速度1200bps、サンプリング速度9600Hz、ナイ
キストフイルタタツプ数32のものを採用した。

第４図（Ａ），（Ｂ）、第５図（Ａ），（Ｂ）とも
に、Ram0、Ram1はDSPに内蔵のRamの記憶領域の一例を示
しており、それぞれ（Ａ）、（Ｂ）の２面分もつてい
る。

第４図（Ａ）、第５図（Ａ）におけるROFはRam0及びR
am1の先頭アドレス、第４図（Ｂ）、第５図（Ｂ）にお
けるRVDTはRam1の先頭アドレスである。図中、Ram0及び
Ram1の右側に示している16進２桁の数字は、それぞれRO
F、RVDTに対する相対アドレスである。

まず、第４図（Ａ），（Ｂ）を用いて、従来のの演算法について説明する。第４図中において、h₀〜h
₃₁はナイキストフイルタのタツプ係数である。

最初にRam1の（00〜1F）が初期化される。in（０・T
s）がRam1の先頭アドレス（00）に格納されが演算される。

続いて、in（１・Ts）がRam1（1F）に格納されが演算される。

ここで、in（１・Ts）がRam1（1F）に格納されるが、
これは既知のDSPのアーキテクチヤを巧く駆使した、リ
ングカウンタを使用することによるコンボルーシヨン演
算の高速化の手法であるので説明は省略する。

以上の様な一連の動作を繰り返すことによりout（０
・Ts）、out（１・Ts）、…、out（ｎ・Ts）、…が求ま
る。このように従来の方法で演算をすると、合計32回の
乗算と32回の加算をTs時間内に全て行なわなければなら
ない。このため、短時間に、莫大な演算量を必要とす
る。

これに対する本実施例の演算方法を説明する。

本実施例では、タツプ係数を第４図（Ａ）より第５図
（Ａ）のRam0に示す様に並べ替えている。つまり、最初
の４ワードはh₀から始まり、（9600Hz/1200bps）＝“8"
毎にh₈、h₁₆、h₂₄のようにタツプ係数を選択する。そし
て次の４ワードはh₁から始まり、h₉、h₁₇、h₂₅の如くに
同じく“8"毎にタツプ係数を選択する。

以上の様な手順で、h₀〜h₃₁までタツプ係数を使い切
るまでRam0上に第５図（Ａ）の如くに配置する。

次に、第５図（Ｂ）の如く、Ram1として入力データin
（iTs）格納用に４ワード用意する。

ここで、入力データin（iTs）に着目すると、このin
（iTs）は、第２図におけるａ（nTs）、或はｂ（nTs）
に相当し、（8Ts）ごとにｘ（nTb）或はｙ（nTb）の情
報を有し、その他の点は“0"である。

従つて、におけるh_n-i・in（iTs）の掛算は、（8Ts）毎に“0"以
外の値を待ち、それ以外の点は計算するまでもなく“0"
であることが解る。

この特質を生かし、を効率よく演算するのが本発明の主眼である。

このため、演算に先立ち第５図のRam1が初期化され、
Ram1（00）にin（０・Ts）が格納される。この時点で、
Ram0（00）〜Ram0（03）とRam1（00）〜Ram1（03）のコ
ンボルーシヨンがとられる。

続いて、Ram0（04）〜Ram0（07）とRam1（00）〜Ram1
（03）のコンボルーシヨンがとられる。

この一連の動作はRam0（1C）〜Ram0（1F）とRam1（0
0）〜Ram1（03）のコンボルーシヨンがとられるまで繰
り返される。

以上の動作が終了すると、in（１・Ts）がRam1（03）
に入力され、同様の一連の動作が繰り返される。

従つて、本実施例ではを演算するのに４回の乗算と４回の加算のみで済み、演
算量を大幅に少なくすることが可能となるのである。

なお、本実施例はCCITTモデム勧告V27terにおける240
0bpsの伝送速度を使用する時に必要とする、変調速度12
00bpsにおける9600Hzのサンプリング速度、ならびに32
タツプのナイキストフイルタを採用した例に付いて説明
したが、本発明はこの例に限定されるものではなく、例
えばV29の2400bpsの場合に9600Hzのサンプリング速度な
らびに64タツプのナイキストフイルタを採用してもよ
い。この場合においても、の演算をするのに16回の乗算と16回の加算を行なうのみ
でよい。この様に従来の如き64回の乗算と64回の加算を
行なう場合に比べて、大幅な演算量の減少を可能にして
いる。

V27ter、1600bpsの場合も同様の効果が得られ、9600H
zのサンプリング速度、ならびに48タツプのナイキスト
フイルタを採用し、本実施例の構成で演算すると８回の
乗算と８回の加算の演算のみで済む。

本実施例における詳細動作を第６図のフローチヤート
を参照して説明する。

まず、ステツプ600で入力データ格納に先だつてRam1
を初期化し、ステツプ601で入力データの格納先アドレ
ス用に使用するカウンタｎを初期化する。続くステツプ
602でｎmod４を用いてRam1アドレスを決定する。従つ
て、最初の入力データはRam1（00）に格納されることに
なる。次のステツプ603でh₀、h₈、h₁₆、h₂₄とRam1との
コンボルーシヨンを行ない、ステツプ604でその結果を
出力する。同様にステツプ605でh₁、h₉、h₁₇、h₂₅とRam
1とのコンボルーシヨンを行ない、ステツプ606でその結
果を出力し、ステツプ607でh₂、h₁₀、h₁₈、h₂₆とRam1と
のコンボルーシヨンを行ない、ステツプ608でその結果
を出力し、ステツプ609でh₃、h₁₁、h₁₉、h₂₆とRam1との
コンボルーシヨンを行ない、ステツプ610でその結果を
出力する。ステツプ611でh₄、h₁₂、h₂₀、h₂₈とRam1との
コンボルーシヨンを行ない、ステツプ612でその結果を
出力し、ステツプ613でh₅、h₁₃、h₂₁、h₂₉とRam1とのコ
ンボルーシヨンを行ない、ステツプ614でその結果を出
力し、ステツプ615でh₆、h₁₄、h₂₂、h₃₀とRam1とのコン
ボルーシヨンを行ない、ステツプ616でその結果を出力
し、ステツプ617でh₇、h₁₅、h₂₃、h₃₁とRam1とのコンボ
ルーシヨンを行ない、ステツプ618でその結果を出力す
る。

以上の一連の演算処理の後、ステツプ619で入力デー
タ格納Ram1のアドレス用カウンタｎをデクリメントし、
続いてステツプ620でこのカウンタｎが“0"か否かを調
べる。ここでカウンタｎがであればステツプ601に戻
り、カウンタｎを再び“4"に初期化して上述の処理を行
なう。

一方、カウンタｎが“0"でなければステツプ602に戻
り、上述の処理を行なう。

以上の動作を入力データ系列が続く限り継続させる。

以上説明した如く本実施例によれば、次に述べる効果
を挙げることができる。

デジタルシグナルプロセツサを用いて、従来のアルゴ
リズムでなるナイキストフイルタリングを実行するとTs時間内に
32回の乗算と32回の加算を行なわなければならないが、
本実施例によるアルゴリズムを採用することにより、V2
7terモデムで、サンプリング速度9600Hz、32タツプのナ
イキストフイルタを使用した場合に、Ts時間内に４回の
乗算と４回の加算を行なうのみで済ますことができ、そ
の効果は絶大である。

また、本発明は上述の実施例に限定されるものではな
く、V27terモデムで変調速度1600bps、サンプリング速
度9600Hzで48タツプのナイキストフイルタを使用した場
合、あるいはV29モデムで変調速度2400bps,サンプリン
グ速度9600Hz、64タツプのナイキストフイルタを使用し
た場合にも同様のアルゴリズムによる変調処理を行なう
ことにより、同様の効果を得ることができる。

［発明の効果］以上説明したように本発明に拠れば、着目グループに
属するタップ係数とナイキストフィルタの入力信号とを
順次コンボルーション演算することにより、演算量を大
幅に低減することができる。

【図面の簡単な説明】

第１図は本発明に係る一実施例モデムの基本構成図、第２図は第１図の変調部の基本回路構成図、第３図は本実施例のナイキストフイルタ回路図、第４図（Ａ），（Ｂ）は従来のナイキストフイルタのタ
ツプ係数配置図、第５図（Ａ），（Ｂ）は本実施例のタツプ係数配置図、第６図は本実施例の動作フローチヤートである。図中、100……送信端末、101……スクランブラ、102…
…符号器、103……パルス成形フイルタ、104……変調
器、105,208……D/A変換器、106……ローパスフイル
タ、110……バンドパスフイルタ、111……AGC、112……
A/D変換器、113……復調器、114……等化器、115……判
定器、116……復号器、117……デイスクランブラ、118
……受信端末、200……符号変換器、201,202……ゼロイ
ンサーシヨン回路、205,206……乗算器、207,303〜308,
403……加算器、300〜302……遅延器である。

Claims

(57)【特許請求の範囲】

【請求項１】ナイキストフィルタを含む変調装置であっ
て、前記ナイキストフィルタをボーレートの逆数で与え
られるボー周期におけるサンプル数に対応する数のグル
ープに分割して、各グループを連続するタップ係数より
ボー周期中におけるサンプル数を周期として取り出した
タップ係数で構成し、各グループに順次着目し、着目グ
ループに属するタップ係数と前記ナイキストフィルタの
入力信号とを順次コンボルーション演算することを特徴
とする変調装置。