JPH03262337A

JPH03262337A - アダプティブイコライザ及びデジタルデータ補間法

Info

Publication number: JPH03262337A
Application number: JP5981990A
Authority: JP
Inventors: John Poupe David; デビッド　ジョン　ポウプ; Schon Mery Anthony; アンソニー　シェーン　メリー
Original assignee: OTC Ltd
Current assignee: OTC Ltd
Priority date: 1990-03-09
Filing date: 1990-03-09
Publication date: 1991-11-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は信号処理に関し、より詳細にはチャネルの理論
的最大容量の有効部を使用してエラーフリーもしくはほ
ぼエラーフリーな伝送を行うことができる処理に関する
。

本発明をアナログメディア、特に長距離テレコミュニケ
ーションに使用するワイヤケーブルのデジタル変調に関
して説明する。

〔従来の技術〕

従来、アナログ超群チャネル（２４０ＫＨｘ）は６０個
の音声信号を運ぶことのみに使用されている。図示する
例は長距離応用に対する標準アナログ超群により２．　
０４８Ｍｂｐｓデータ（デジタル化された音声もしくは
生データ）を伝送することができるモデムを示す。これ
により柔軟性が向上し、高速ターンナラランド帯域幅効
率２Ｍｂｐｓ専用線や音声用トランスマルチプレクサを
使用しないＰＣＭ−３０／ＤＣＭＥコンパチビリティが
提供される。

２４０Ｋ）ｌｘ帯域幅のチャネルにより２．０４８Ｍｂ
ｐｓの伝送を行うには、１０２４点ＱＡＭ信号配列を使
用して入データをコード化しなければならない。ＱＡＭ
１０２４は高速伝送レートにより合成される信号発生及
び検出のための非常に精巧な信号処理ハードウェアを指
令する。今日、最も複雑なモデムＱＡＭ−２５６である
。

〔実施例〕

物理的システムは４８．２６ａｎ（１９インチ）サブラ
ック内に載置された７つの多層拡張ユーロカードからな
っている。回路板は多層カスタムバックプレートにより
相互接続されている。

モデムは１１０２４ＱＡ送信機、ＱＡＭ復調器、５２タ
ップ部分間隔アダプティブエコライザ、アダプティブ位
相固定キャリア及びタイミングリカバリ、リードソロモ
ンフォワードエラーコレクション（Ｆ　Ｅ　（２）シス
テム及び１０２４点シンボルエンコーダ及びデコーダを
具備している。これを第１図に示す。次に、これらの機
能についてボード毎ベースで説明する。

ボックス１０を参照として、生データが６７０３インタ
ーフエイス８０から集められ２つの縦続リードソロモン
（Ｒ３Ｃ２５５，２５１３）ＦＥＣエンコーダ１２．１
５によりコード化される。これらのエンコーダは８ビツ
トガロアフイールド（Ｇ　Ｆ）シンボルを処理するよう
に設計されている。各エンコーダはモトローラ５６００
１ＤＳＰ　（５６Ｋ）及びデータにエンコーダ係数を乗
じるＧＦ探索表を含むＥＰＲＯＭからなっている。エン
コーダはまたフレーム同期化パターン及びリンクコント
ロールデータを加えてリンクデータレートを２．　１６
Ｍｂｐｓへ高める。２つのエンコーダ間にはＲＡＭＩ　
４チツプ及び７ＭＳ３２０Ｅ１５を使用した可変レート
バイトオリエンテッドコンボルーショナルインターリー
バ１３が配置されている。コード化及びインターリ−ピ
ングを行った後、データはスクランブルされ１６次に１
０ビツトデータシンボル１７へ区分される。これらのシ
ンボルは１０２４個の複素グレイコード化データ点の中
の一つへシンボルをマツプする２個のＥＰＲＯＭへのア
ドレスを形成する。

複素データ点（同相〔１）及び直角位相〔Ｑ〕）は次に
ＩＮＭＯ５Ａ１００’　を使用した補間平方根累乗余弦
パルスシェービングＦＩＲフィルタ１８により並列に濾
波される。この点において、サンプリングレートも２１
６．７５にシンボル７秒から４３３．５ＫＨｚへ変換さ
れる。こうして得られるローパススペクトルは次にハー
ドウェア乗算器を使用したローパス補間（及びアンチイ
メージング）ＦＩＲフィルタ１９によりさらに濾波され
る。最終出力サンプルレートは３．４６８Ｍ）ｌ！とな
る。これについて、以下に詳細説明する。

ボックス２０に戻って、変調器カードは３．４６８ＭＨ
２の主サンプルレートでベースバンドデータを受は取る
。次に、■及びＱチャネルにはそれぞれ余弦及び正弦波
がハードウェア乗算される。０．０１°の分解能を有す
る位相テーブルＥＰＲＯＭを使用してキャリア発生が行
われる。

次に、変調された■及びＱチャネルは加算され、ＤＡＣ
２４によりアナログ信号へ変換される。テーブル自体に
実施される機能の監視を助けるために、パイロットも発
生される２６゜これはＤＡＣ２５によりアナログ変換さ
れ、ＤＡＣ２５からの信号と合成される２７゜次に、こ
の信号はアナログバターワースフィルタにより濾波され
る。こうして得られる信号は次に０２３３超群インター
フェイスへ出力される。

このカードの他の特徴はパイロット発生及び、パイロッ
ト及びキャリア減衰、キャリアオン／オフ、■及びＱオ
ン／オフ、パイロット及びキャリア周波数等のプログラ
マブル機能である。

最初の受信機段をボックス３０に示す。大信号はＧ２３
３インターフエイス３９に受信され、フィルタ３１によ
り帯域濾波される。濾波された後、信号は電圧制御水晶
発振器（Ｖ　ＣＸ　Ｏ）により駆動されるクロックを有
するＡＤＣ３４により１．６７ＭＨｚでデジタル化され
る。デジタル化された信号はキャリア検出及び自動利得
制御（ＡＧ（２）アルゴリズムを実施する５６に３５へ
送られる。ＡＧＣ機能は５６Ｋに取り付けられた乗算Ｄ
ＡＣ３２により実施される。本応用において、好ましく
は乗算ＤＡＣ３２はバックオフが許容される場合に適切
なダイナミックレンジを与える１２ビツトユニツトであ
る。

ボックス４０を参照として、検出された受信信号は正弦
４１及び余弦４２キヤリアを乗じて復調され複素（Ｉ及
びＱ）通過帯域波形を形成する。

次に、信号は送信機フィルタ１８．１９と整合されたロ
ーパスフィルタ４３．４４及び平方根累乗余弦フィルタ
４５．４６により処理される。処理は送信フィルタ１８
．１９補間と同様である。

次に、信号は５２タップ部分配置複素アダプティブイコ
ライザ４７により処理される。次に、これについて詳細
に説明する。

等化処理後、信号は任意の復調周波数や位相誤差を修正
する複素位相ロテータ５１へ入力される。

回転後、信号はＩ及びＱ面内の３２レベルの中のルベル
へハード量子化される５２゜クオンタイザの入出力はア
ダブティブイコライサ、自動位相制御及びタイミング回
復のエラー信号を形成するのに使用される。

元の送信シンボルを回復すると、データは次にＦＥＣ受
信機６３．６４．６５．６６により処理される。このシ
ステムは基本的に前記したものと逆である。両エンコー
ダに対してフレーム同期化パルスを抽出するのに個別ハ
ードウェア６１を付加する必要があり、次にデータがデ
スクランブルされる６２゜モデムはハブにある６８０００ＣＰＵ７１がモデムスー
パバイザとして作用するスター型アーキテクチュアを有
している。６個の印刷回路板（Ｐ　ＣＢ）と９個のＤＳ
Ｐがノードを形成する。

各ＰＣＢ及びＤＳＰには６８０００アドレスマツプ部が
設けられており、関連するりプログラマブルデコーダを
介して所与のアドレス範囲内へアクセスされる。

本発明の一つの局面は、比較的低レートにおいて、デジ
タルフィルタ入力を高出力レートと整合させる際に生じ
る問題に関連している。図示する例において、入力は２
１６．７５Ｋｌｂであり出力は３．　４６８ＭＨＩであ
る。

従って、信号はＲ＝１６の係数で補間しなければならな
い。

しかしながら、このような高速では遷移帯域が許容不能
レベルへ拡張するという問題が存在する。

その解決法は所要総Ｒを達成するために２個の縦続補間
フィルタを使用することである。第１のフィルタはＲが
小さくてシャープな遷移帯域を与え、第２のフィルタは
Ｒか大きく第１のフィルタの“イメージ”を除去しなが
ら残りの補間を行う。

最終出力信号はアナログフィルタにより除去可能な広間
隔イメージのみを有している。

実施例において、第１図のボックス１０における最初の
フィルタはＲ＝２を有し、第２のフィルタはＲ＝８を有
している。第１のフィルタはおよそ４３５　Ｋ）ｌｘ間
隔のイメージを発生し、第２のフィルタがそれを除去す
る。３．４６８Ｍ）Ｉｚにおける第２のフィルタのイメ
ージはアナログフィルタにより容易に除去することがで
きる。

第２Ａ図〜第２Ｄ図は同相部に対してＲ＝２動作を行う
ための好ましい回路を示し、直角位相成分に対する相補
的回路が設けられている。番号２００〜２１０はさまざ
まな図面間の相互接続を示す。チップＵ４８及びＵ４９
は並列に作動するが、各フィルタ係数は１８０°すなわ
ちＴ／２だけ位相がずれており、ここにＴはシンボル間
隔である。係数は図示せぬホスト５６０００プロセツサ
により与えられる。Ｕ４８．４９の出力はラッチされ、
Ｒ＝２フィルタへ入力される。

第３Ａ図と第３Ｂ図はＲ＝８フィルタを実施するための
好ましい回路を示す。番号３００等は図面間の相互接続
を示す。前と同様に、直角位相及び同相データに対して
同じフィルタが設けられている。ＥＰＲＯＭ５　　Ｕ８
１．Ｕ８２が必要な係数を記憶している。このフィルタ
は本質的に入力データに記憶された係数を乗じて、その
結果をラッチＵ９０．Ｕ８９ヘダンプする。

これは単なる一実施例にすぎず、発明の概念内でさまざ
まな変更や他の実施例が可能である。

従来技術において、レート変更フィルタを縦続接続する
ことが開示されている。しかしながら、これは補間をデ
シメートフィルタと縦続接続してサンプリングレートの
部分的増減を行う必要がある。

発明のこの局面に従った縦続を使用して余分な遷移帯域
幅を経済的に低減することを強調したい。

余分な遷移帯域幅が問題でなければ、フィルタは１個の
フィルタで実現できる。また、多量の計算力を利用でき
れば、フィルタは１個のフィルタで実現できる。

本発明のこの局面の性質は第４図〜第６図の波形図を参
照として理解することができる。

第４図は１ステツプＲ＝１６フイルタの入出力を示す。

すなわち、このフィルタは連続するシンボル間で補間を
行って期間Ｔ当り１６サンプルを生じる。第５図はＲ＝
２フィルタ１８のこの出力に及ぼす影響を示し、第６図
はＲ＝８フィルタ１９の影響を示す。第６図はまたアナ
ログ濾波後の出力を表わす平滑化された線を示す。

本発明のこの局面により克服される遷移帯域の問題は、
前記実施例において、主として所要の停止帯域除波及び
この応用に必要な計算レートにより生じることをお判り
願いたい。しかしながら、本発明は他の場合に生じる同
様な問題を克服するのに使用することができる。

本発明のもう一つの局面は受信信号を構成するさまざま
なデジタル信号の適合等化に関する。特に、この場合、
等化速度が重要である。さらに、受信アイはおよそ１０
０ｎｓの短期間だけ開いており、小さな歪で容易にそれ
を閉じることができる。

本発明はこの局面に従って、最小二乗平均アルゴリズム
、＊Ｃ＋１＝Ｃ＋ＢＰＲＸＲ（１）ＲＲに従った適合等他藩のさまざまなタップウェイトを更新
し、ここに、Ｃはタップウェイト、Ｂは安定度係数、Ｐ
はエラー信号、Ｘはデート入力、＊は複素共役を示す。

大文字変数は列ベクトルを示し、下付文字変数は全て複
素数である。

本発明は前記アルゴリズムに基いて逐次計算により生じ
る緩応答をできるだけ多く除去することにより等化を行
い、並行度の高い構造により等化を行おうとするもので
ある。

イコライザからの出力信号は次式で表わすことができ、ＹＲ＝Ｃ′ＲＸＲ（２）ここに、′はベクトル転置を表わす。（２）式を拡張す
れば、４つの生抜累積を算出することができる。

さらに、実際上、イコライザはボーレートで部分配置さ
れるため、出力はボー当り二度計算しなければならない
。

第２図を参照として、本発明の一実施例の構成を略示す
る。

イコライザ１００全体が、好ましくは５６ＫＤＳＰチツ
プの９個の集積回路チップにより構成されている。より
好ましくは、これらはＸ５Ｐ５６００１ＲＺＯＤＳＰチ
ップテアル。

８個のチップ１４１〜１４８が信号の複素ＦＩＲ濾波の
タスクを行う。本質的に、４個のチップ（例えば、１４
１，１４３，１４５，１４７）の各々が他の４個のチッ
プ（１４２，１４４，１４６，１４８）と１８０°位相
のずれた一つの複素成分乗算を行う。

従って、計算力はＴアーム当り４ＤＳＰの２倍インター
リーブ２６タツプＴｏ間隔イコライザとして構成された
所要の５２タツプイコライザにより最大とされる。有効
計算レートは４５百万／秒乗算である。

１４１〜１４８バンクのホストとして作用する第９ＤＳ
Ｐ１５０は他の８チツプの係数更新及び係数ローディン
グを行う。

（入力が４３３．５ＫＴｏである）所要速度の係数更新
を達成するのは困難である。一つのホストＤＳＰＩ　５
０は必ずしもボーレートではないが、できるだけ高速で
（１）式を実施する。これは複素データベクトルの“ス
ナップショット”を取り、（詳示しないエラーリカバリ
システムを付随する）位相制御ＤＳＰチップから関連す
るエラー信号が到来するのを数ボー待機するＤＳＰによ
り達成される。エラー信号が到来すると、（１）式が評
価され新しい係数がスレーブヘロードされる。スレーブ
に新しい係数をロードするのに相当量の時間が費される
。従って、データが到来し、ホストが自動位相制御ネッ
トワークから関連するエラー信号が送出されるのを待ち
、アルゴリズムが計算され、各ＤＳＰチップ内の係数が
適切なタイミングで更新されるというイベントのシーケ
ンスとなる。

エラー信号発生構成を第８図に示す。■及びＱ信号は予
期される位相変化を示す数値制御複素発振器５４からの
信号と共に複素ロテータ５３へ入る。出力はクオンタイ
ザ５８により処理されて配列内の１０２４点の中の１点
を発生する。これはタイミングデジタル位相固定ループ
５９へ入り、それは次にＤＡＣ１５４及び電圧制御発振
器１５２を介してＡＤＣ３４へ送出されそのタイミング
を与える。クオンタイザ５８出力もデコーダ５７へ入り
ブロック６０へ入力される。もう一つのクオンタイザ５
８の出力はエラー信号発生器５３へ入り、それは位相固
定ループ５６へ信号を送出する。これは、次に発振器５
４の入力を形成する。

前記したように、発振器５４はロテータ５３へ出力を与
え、且つ逆スピンエラー発生器５５へも出力を与える。

前記したように、この最後の素子は所要のエラー信号を
発生して検出された係数エラーを修正する。次に、ホス
トＤＳＰ１５０は新しい係数を計算し、公知のように、
計算の崩壊を最少限とするようにスレーブＤＳＰ８１４
１〜１４８へ転送する。これを第９図に示す。

前記ＤＳＰのデータインバッファは２個のレジスタＣ３
ＬＤ、ＣＮＥＷと比較することができる。

ｃｏＬＤは現在の係数を含んでいる。ＣＮＥｗは漸次充
填され、−度完了すると現在の係数となるように切り替
えられ、次にホストはさらに発生する係数をＣＮＥＷヘ
ローディング開始する。

【図面の簡単な説明】

第１図はモデムの全体略図、第２Ａ図〜第２Ｄ図はＲ＝
２補間フィルタの詳細略回路図、第３Ａ図と第３Ｂ図は
Ｒ＝８補間フィルタの詳細略回路図、第４図は１ステッ
プＲ＝１６補間フィルタに対する波形を示す図、第５図
はＲ＝２補間フィルタに対する波形を示す図、第６図は
Ｒ＝８補間フィルタの動作を示す波形を示す図、第７図
はアダプティブイコライザの動作を示すブロック図、第
８図はアダプティブイコライザに対するエラー信号の発
生を示す略図、第９図はアダプティブイコライザのＤＳ
Ｐチップ素子内の係数更新プロセスを示す図である。参照符号の説明１２．１５・・・ＦＥＣ１３・・・インバータ１４．６４・・・ＲＡＭ１６・・・スクランブラ１７・・・シンボルマツパ１Ｂ、１９．２８．３１・・・フィルタ２４．２５．３
４・・・ＤＡＣ３２・・・ＭＤＡＣ３５・・・ＡＤＣ及びキャリア検出４０・・・複調及びアダプティブイコライザ５０・・・
自動位相制御及びタイミングリカバリ５１・・・キャリ
アリカバリ５２・・・タイミングリカバリ及びクオンタイザ６０・
・・リードソロモンデコーダ６２・・・デスクランブラ６３．６８・・・ＤＥＦＥＣ６５・・・デインターリーブ７１・・・６８０００コントローラ

Claims

【特許請求の範囲】

（１）複数の入力と、所定のアルゴリズムに従って各入
力を処理して所望の出力を発生する手段を有するアダプ
ティブイコライザにおいて、前記処理手段は前記アルゴ
リズムのさまざまな部分を並列に計算するようにされて
おり、前記イコライザはさらにエラー信号に応答して前
記アルゴリズムを修正する制御手段を具備することを特
徴とする、アダプティブイコライザ。
（２）請求項（１）記載のアダプティブイコライザにお
いて、前記処理手段はさらに各アレイが１組の入力を回
転受信し、次のアレイが次の組の入力を受信するように
して各アレイが単独で達成できる速度よりも高速で処理
が行われるように配置された複数の処理デバイスアレイ
を具備する、アダプティブイコライザ。
（３）請求項（２）記載のアダプティブイコライザにお
いて、２つの処理デバイスアレイが互いに１８０°位相
をずらして設けられている、アダプティブイコライザ。
（４）請求項（１）〜（３）のいずれか一項に従ったア
ダプティブイコライザを具備するモデム。
（５）少くともいくつかの複素積が並列に計算されるこ
とを特徴とする、最小二乗法型の適応等化法。
（６）比較的小さな補間係数とシャープな遷移帯域を有
する第１のフィルタと、比較的大きな補間係数を有する
第２のフィルタを具備し、前記フィルタは縦続接続され
て許容可能な遷移帯域を発生するモデム用補間フィルタ
。
（７）第１の段で小さな補間を行って比較的小さな遷移
帯域を発生し、縦続接続された第２の段で大きな補間を
行って、出力信号が許容可能な遷移帯域を有する、デジ
タル信号補間法。
（８）請求項（６）に従った補間フィルタを具備するモ
デム。
（９）請求項（６）に従った補間フィルタと請求項（１
）に従ったアダプティブイコライザを具備するモデム。