JP2629635B2 - 放熱用金属板付半導体装置 - Google Patents

放熱用金属板付半導体装置

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置の構造に関
し、特にセラミック基板に放熱板を設けた挿入型セラミ
ックパッケージの構造に関する。
【0002】
【従来の技術】従来の放熱用金属板付挿入型セラミック
パッケージは、図3に示すように、セラミック基板1
と、金属板ろう付け用メタライズパターン3に固定され
た放熱用金属板2と、放熱用金属板2に固定されたチッ
プ4等とから構成されている。
【0003】従来の放熱用金属板付挿入型セラミックパ
ッケージは、実装基板にはんだ付け後に放熱用金属板と
セラミック基板との接合部に発生する応力の集中を緩め
るため、図3に示す通り放熱用金属板や金属板ろう付用
メタライズパターン3のコーナー部に、R面取りやC面
取り(斜面による面取り)を行っている。これは、以下
の理由により発生する応力の集中を緩和させるためであ
る。
【0004】図4において、放熱用金属板付挿入型セラ
ミックパッケージは、セラミック基板1と、この上にろ
う材8により固定された放熱用金属板2と、放熱用金属
板2に固定されたチップ4と、封止用リング6に溶接さ
れたキャップ7と、入出力端子9とから構成されてい
る。チップ4は、ボンディングワイヤー5を介してセラ
ミック基板1と電気的に接続されている。また、入出力
端子9は、プリント基板10に挿入されている。
【0005】一般に挿入型セラミックパッケージは、基
板実装であるプリント基板のスルーホールにパッケージ
の入出力端子を挿入し、パッケージ搭載面の逆の面から
噴流式はんだ付け装置によりはんだ実装される。この噴
流式はんだ付け装置を用いると、プリント基板の片面の
みにはんだを吹き付けるため、はんだの吹き付けられた
面が反対面よりも高温となるため、熱膨張差により図4
(a)に示すようにプリント基板10が反った状態でパ
ッケージは、はんだ実装される。プリント基板10は、
はんだ実装後冷却され、図4(b)に示すようにもとの
平面状態に戻るため、パッケージには引っ張り応力がか
かる。特に、パッケージ中では入出力端子9による固定
領域が広い事から、放熱用金属板とセラミック基板との
ろう付け部のコーナー部分に、発生した応力が集中す
る。
【0006】
【発明が解決しようとする課題】従来の構造によれば、
特開昭63−172449号で開示されている様に、応
力が1点に集中するような角型のメタライズパターンよ
りもC面取りやR面取りを実施している分、応力集中を
緩める事ができる。しかし、近年、半導体の集積度が増
加したため、それにともなってパッケージの入出力端子
も増加しており、増加した入出力端子からの信号を処理
するため、実装基板の板厚は、厚くなっている。従っ
て、噴流式はんだ付け装置によってはんだ実装した際に
パッケージ内に発生する応力は、増加する。この応力
は、パッケージの構造上図5(a)に示すように、金属
板ろう付け用メタライスパターン3をセラミック基板1
から引きはがす方向に発生する。応力が大きくなり、金
属板ろう付け用メタライズパターン3とセラミック基板
1との接合強度よりも大きくなると、金属板ろう付け用
メタライズパターン3のコーナー部とセラミック基板1
との界面からメタライズがはがれる。このはがれを起点
として図5(b)に示すようにセラミックパッケージに
クラックライン11が発生する。クラックは、パッケー
ジの信頼性を著しく低下させるばかりか、配線を断絶し
た場合にはパッケージが正常に動作しない。
【0007】クラックの発生を防ぐためには、応力自体
を緩和し、その起点となるメタライズはがれが起きない
ようにする必要がある。そこで、メタライズパターンの
端部をろう付け部から離すことにより、メタライズパタ
ーンの端部にかかる応力は緩和されメタライズはがれは
発生しなくなり、その結果パッケージクラックの発生は
無くなる。
【0008】
【課題を解決するための手段】本発明による放熱用金属
板付半導体装置は、放熱用金属板とセラミック基板と入
出力端子とからなる半導体装置において、コーナー部が
円弧状となっている放熱用金属板をろう付けするための
セラミック基板上のメタライズパターンは放熱用金属板
よりも大きく、かつ、コーナー部が放熱用金属板のコー
ナー部の円弧よりも小さい円弧のパターンを有する。
【0009】また、本発明による放熱用金属板付半導体
装置は、放熱用金属板とセラミック基板と入出力端子と
からなる半導体装置において、金属板をろう付けするた
めのセラミック基板上のメタライズパターンのコーナー
部が、セラミック基板の中心から放射状に広がってい
る。
【0010】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
【0011】図1(a)は、本発明の第1実施例の平面
図、図1(b)は、本発明の第1実施例の断面図であ
る。
【0012】本実施例では、放熱用金属板付挿入型セラ
ミックパッケージは、セラミック基板1と、金属板ろう
付け用メタライズパターン3上にろう材8により固定さ
れた放熱用金属板2と、封止用リング6に溶接されたキ
ャップ7と、入出力端子9とから構成されている。また
チップ4は、放熱用金属板2に固定され、ボンディング
ワイヤー5を介してセラミック基板1と電気的に接続さ
れている。なお、金属板ろう付け用メタライズパターン
3の4つのコーナー部のR面取りのサイズをx、放熱用
金属板2の4つのコーナー部のR面取りサイズをyとす
ると、x<y(例えばx=2mm,y=5mm)の関係
が成り立つよう設計されている。
【0013】パッケージをプリント基板に挿入し、噴流
式はんだ付け装置にてはんだ実装すると、プリント基板
から受ける外力のため、パッケージは、セラミック基板
1と放熱用金属板2との間に応力が矢印イの方向にかか
る。またこの応力は、パッケージの構造上4つのコーナ
ー部に集中する。しかし、コーナー部の金属板ろう付け
用メタライズパターン3は、幅広く設計されているた
め、メタライズ端部にかかる力は軽減され、クラックの
原因となるメタライズはがれの発生が抑えられるため、
パッケージクラックは発生しなくなる。
【0014】図2は、本発明の第2実施例の平面図であ
る。
【0015】本実施例では、金属板ろう付け用メタライ
ズパターン3をパッケージの中心から放射状に広げてあ
る。本実施例は、ろう材とメタライズ端部との間隔を広
く取っているため応力緩和にはさらに有効である。また
セラミック基板1の収縮誤差によりメタライズパターン
が狭くなり、ろう材過多となったとき、ろう材のにげと
して有効に作用するため、安定したろう材形状を確保で
きる。
【0016】更に、金属板ろう付け用メタライズパター
ン3のコーナー部を、セラミック基板1のコーナー部ま
で達するような構造にすると、パッケージクラックの発
生を一層防止することができる。
【0017】
【発明の効果】以上説明したように、本発明によれば、
放熱用金属板付挿入型セラミックパッケージの実装基板
にはんだ付け後に、セラミック基板と放熱用金属板との
接合部に発生する応力を緩和することが可能であり、パ
ッケージにクラックが発生することを防止することがで
きる。
【図面の簡単な説明】
【図1】本発明の第1実施例を示し、(a)は平面図、
(b)は(a)におけるA−A′線による断面図であ
る。
【図2】本発明の第2実施例の平面図である。
【図3】従来例の放熱用金属板付挿入型セラミックパッ
ケージの平面図である。
【図4】本発明に係るはんだ実装時に発生する応力の発
生機能を説明する断面図であり、(a)はプリント基板
が反った状態を示し、(b)はプリント基板が平面に戻
った状態を示す。
【図5】本発明に係るパッケージクラックの発生機構を
説明する部分断面図であり、(a)はパッケージクラッ
クの発生前の状態を示し、(b)はパッケージクラック
の発生後の状態を示す。
【符号の説明】
1 セラミック基板 2 放熱用金属板 3 金属板ろう付け用メタライズパターン 4 チップ 5 ボンディングワイヤー 6 封止用リング 7 キャップ 8 ろう材 9 入出力端子 10 プリント基板 11 クラックライン

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 放熱用金属板とセラミック基板と入出力
    端子とからなる半導体装置において、コーナー部が円弧
    状となっている前記金属板をろう付けするための前記セ
    ラミック基板上のメタライズパターンは、前記金属板よ
    りも大きく、かつ、コーナー部が前記金属板のコーナー
    部の円弧よりも小さい円弧のパターンを有することを特
    徴とする放熱用金属板付半導体装置。
  2. 【請求項2】 放熱用金属板とセラミック基板と入出力
    端子とからなる半導体装置において、前記金属板をろう
    付けするための前記セラミック基板上のメタライズパタ
    ーンのコーナー部が、前記セラミック基板の中心から放
    射状に広がっていることを特徴とする放熱用金属板付半
    導体装置。
  3. 【請求項3】 メタライズパターンのコーナー部が、セ
    ラミック基板のコーナー部まで達していることを特徴と
    する請求項2記載の放熱用金属板付半導体装置。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6471717B1 (en) * 1998-03-24 2002-10-29 Innercool Therapies, Inc. Selective organ cooling apparatus and method
JP3947525B2 (ja) * 2003-04-16 2007-07-25 沖電気工業株式会社 半導体装置の放熱構造
TWI269414B (en) * 2005-06-20 2006-12-21 Via Tech Inc Package substrate with improved structure for thermal dissipation and electronic device using the same
JP4867793B2 (ja) * 2007-05-25 2012-02-01 株式会社豊田自動織機 半導体装置
JP5671237B2 (ja) * 2009-01-15 2015-02-18 日本特殊陶業株式会社 半導体素子検査用基板
TWI485818B (zh) * 2011-06-16 2015-05-21 Xintec Inc 晶片封裝體及其形成方法
JP6235226B2 (ja) * 2013-04-09 2017-11-22 日本特殊陶業株式会社 接合構造体及び半導体素子収納用パッケージ
JP6885706B2 (ja) * 2016-10-28 2021-06-16 京セラ株式会社 半導体素子実装用基板および半導体装置
EP3648557B1 (en) * 2017-06-28 2023-08-30 Kyocera Corporation Power module substrate and power module

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63172449A (ja) * 1987-01-09 1988-07-16 Mitsubishi Electric Corp 混成集積回路装置
JPH03266456A (ja) * 1990-03-15 1991-11-27 Nippon Steel Corp 半導体チップ用放熱部材及び半導体パッケージ
JPH05206314A (ja) * 1991-11-12 1993-08-13 Nec Corp 半導体装置

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