JP2624297B2

JP2624297B2 - モデム装置

Info

Publication number: JP2624297B2
Application number: JP63102150A
Authority: JP
Inventors: 孝兄榎田
Original assignee: 松下電送株式会社
Priority date: 1988-04-25
Filing date: 1988-04-25
Publication date: 1997-06-25
Anticipated expiration: 2012-06-25
Also published as: JPH01272345A

Description

【発明の詳細な説明】産業上の利用分野本発明はモデム装置、特に送受信データのHDLC処理を
効率的に行なうと共にHDLCフラグ検知信号とフレーム判
定結果とを動作部間で通知出来るようにしたモデム装置
に関するものである。

従来の技術近年、ファクシミリ等の通信システムにおいて、回線
の品質等の原因による通信データエラーを検出するため
に、通信データをHDLC（ハイレベル・データ・リンク・
コントロール）のファーマットにして通信する方法が多
くとられている。HDLCのフレーミング或はデフレーミン
グを行なうために、従来は、モデム制御装置内にHDLCフ
レーミング、デフレーミング処理部を設けていた。この
ようなモデム装置の一従来例を第６図に示す。このモデ
ム装置は、モデム制御回路１と、このモデム制御回路１
に接続され、送信データに対してHDLCフレーミング、受
信データに対してHDLCデフレーミングを行なうHDLC回路
２とを有するモデム制御装置３、及びモデム制御装置と
回線との間に配置され、データの入出力を行なうI/O回
路５と、CPUから構成されデジタル信号の制御を行なう
制御用デジタル・シグナル・プロセッサ６と、回線４と
の間でアナログ通信を行なうアナログ回路７とを有する
モデム８とから成る。そして、モデム制御装置３は、モ
デム２に対して制御線1A、1B、データ線2A、2Bを通して
制御信号の送受とデータの授受を行なう。また、モデム
制御装置３内では制御回路１とHDLC回路２が信号線3A、
3Bで接続され、データの授受を行なう。

例えばデータ送信時、モデム制御装置３内の制御回路
１は、制御線1A、1Bを使ってモデム８を受信状態にす
る。次に制御回路１は信号線3A、3Bにより、モデム制御
装置１内部のHDLC回路２を制御すると共に送信データを
書き込む。HDLC回路２によってHDLCフレーミングされた
データは信号線2Aを通してモデム８に送られる。モデム
８はそのデータを変調し、回線４に送出する。また、受
信時は、回線４から入力した信号をモデム８で復調し、
復調されたデータは、信号線2Bを通してモデム制御装置
３内部のHDLC回路２に入力される。そして、制御回路１
は、信号線3Bを介して、デフレーミングされたデータを
受けとる。

発明が解決しようとする課題しかしながら、前記のような従来のモデム装置にあっ
ては、HDLC回路２がモデム制御装置３内に組込まれてい
るため、このモデム制御装置３は、本来の役割であるモ
デム８の制御に加えてHDLC回路２の制御をしなければな
らず、ハードウエア及びソフトウエアの負担が大きかっ
た。

課題を解決するための手段本発明は前記課題を解決するため、回線と接続するた
めのアナログ回路と、HDLCフレーミング処理手段と、HD
LCフレーミングされたデータを変調して前記アナログ回
路へ出力する変調手段と、HDLCデフレーミング処理手段
と、前記アナログ回路から入力したデータを復調してHD
LCデフレーミングすべく出力する復調手段と、HDLCフレ
ーミングから変調までの処理及び復調からHDLCデフレー
ミングまでの処理を制御するデジタルシグナルプロセッ
サと、変復調モード又はHDLCモードの制御コマンドを入
出力するI/O回路と、このI/O回路を介して接続されてい
るファクシミリ装置等の装置全体の総括制御を行なう制
御部に変復調およびHDLCのフレーミング又はデフレーミ
ングの動作経過を通知する通知手段という構成を備えた
ものである。

作用モデム装置はHDLCフレーミング処理手段、HDLCデフレ
ーミング処理手段、および変調手段、復調手段を備え、
モデム装置内でHDLCフレーミング、HDLCデフレーミン
グ、および変調復調に関する通信制御を行ない、ここで
処理した結果をI/O回路を介して接続されるファクシミ
リ装置等の装置全体を総括制御する制御部に通知し、制
御部はこの結果に基づいてエラー再送要求等の処理を行
なうことで、変復調等の複雑な処理を行なうことなく、
制御部の処理負担を軽減させることができる。

実施例第１図は本発明によるモデム装置の一実施例を示すブ
ロック図である。この実施例に係るモデム装置は、ファ
クシミリ装置等の読取制御、符号復号化制御などの総括
的な制御を行なう制御回路９を有するモデム制御装置10
と、このモデム制御装置10によって制御され送受信デー
タの変調及び復調を行なうモデム11とから成る。モデム
11は、モデム制御装置とのインタフェースを行なうI/O
回路12と、デジタル信号処理を行なう制御DSP13と、回
線14に接続されるアナログ回路15とを備えている。更に
制御DSP13は、I/O回路12に信号線16によって接続された
HDLCフレーミング部17と、HDLCフレーミングされた後の
データを格納するメモリ18と、送信データを変調する変
調部19と、受信データを復調する復調部20と、復調され
たデータを格納するメモリ21と、受信データに対してHD
LCデフレーミングを施し信号線22を通してI/O回路に出
力するHDLCデフレーミング部23と、バス24を介して各機
能部に接続されこれらの機能部を制御する制御部25とを
備えている。この制御DSP13の内部において、変調部19
及び復調部20とアナログ回路15との間はバス26及び信号
線27によって接続されており、また信号線16からはメモ
リバス28へ向けて信号線29が延びる一方、メモリバス30
から信号線22へは分岐信号線31が延びている。なおモデ
ム制御装置10とモデム11との間の信号の授受は制御信号
線32、データ信号線33によって行なわれる。HDLCフレー
ミング部17は、I/O回路12を通してモデム制御装置10か
ら送られて来たデータに対して、HDLCフォーマットのフ
ラグパターンとフレーム内の誤り判定用FCSを付加する
機能を持つ。また、HDLCデフレーミング部23は、回線14
を通して相手端末装置から入力されたデータからHDLCフ
ォーマットのフラグパターンを検出し、またFCSによる
誤りチェックを行なってその結果をモデム制御装置10に
通知する機能を持つ。このHDLCフォーマットのフラグパ
ターン検出結果等をモデム制御装置に通知するため、制
御回路９とI/O回路12との間には信号線32、33の他にフ
ラグ検知信号線34が設けられている。

かかる構成を有するモデム装置について、その動作を
以下に述べる。

先ずデータ送信モードにおける動作を第２図及び第３
図に基づいて説明する。このモードでは、モード制御装
置10は制御線32を介してモデム11にHDLCフラグ送信コマ
ンドを送り、同時にHDLCフォーマットのフラグパターン
である“7E"（ヘキサ）をデータ信号線33を通してモデ
ム11に送る。モデム11は、処理ステップ（以下、単にス
テップという）ST1において前記HDLCフラグ送信コマン
ドとHDLCフラグを受けとる。次いてモデム11は、ステッ
プST2において、データ信号線33を介して送られて来た
数だけのフラグを回線14上に送出すると共に、ステップ
ST3に移行してデータ送信コマンドがあったか否かをチ
ェックする。この間に、モデム制御装置10は制御線32を
介してHDLCデータ送信コマンドをモデム11に送り、デー
タ信号線33を介して送信データD₁、D₂、…D_nを送る。モ
デム11はHDLCデータ送信コマンドを受取ると、ステップ
ST4において送信データD₁、D₂、…D_nに“0"インサーシ
ョンを行ないながら回線14に出力し、データ送信を行な
う。また一方、モデム11は、前記送信データの出力と同
時に、FCS（フレームチェックシーケンス）の計算を行
ない、ステップST5においてフラグ送信コマンドが有り
か否かをチェックする。そして、フラグ送信コマンドが
無い間はデータ送信をし続ける一方、フラグ送信コマン
ドが有ればステップST6に移行してFCSを２バイト分送出
し、その後HDLCフラグを回線14上に送出する（ST2）。
そしてステップST2〜ST6の動作を繰返すことによってデ
ータの送信を行なう。

次にデータ受信モードにおける動作を第４図及び第５
図に基づいて説明する。このモードでは、モデム制御装
置は制御線32を介してモデム11にHDLC受信モードのコマ
ンドを送る。これによりモデム11はHDLC受信モードにな
り、回線14上の信号を復調し、ステップST11においてHD
LCフラグパターン（“7E"）を検出待ちの状態になる。
そして、この処理ステップでモデム11が、復調データが
HDLCフラグパターンを検知すると、ステップST12におい
てフラグ検知信号線34をオンし、モデム制御装置10にフ
ラグ検知を知らせる。次いでモデム11は、ステップST13
においてHDLCフラグパターンの受信待ちの状態になり、
このHDLCフラグパターンを受信すると、３バイト分のデ
ータ（D₁、D₂、D₃）を連続して検知した後、ステップST
14でフラグ検知信号線34をオフし、その後ステップST15
に移行してデータ信号線33を介してモデム制御装置10に
受信データを送る。その後モデム11は、受信データを出
力しながらステップ16で終了フラグ検知待ちの状態にな
り、この処理ステップで終了フラグを検知するとステッ
プST17においてフラグ検知信号をオンする。受信データ
のうち、最終の２バイト分はFCSであるからモデム制御
装置10には送らず、ステップST18においてモデム内部で
FCSのチェックをし、その結果をコード化して１バイト
のコードとしてデータ信号線33を介してモデム制御装置
10に送る。モデム制御装置10は結果を受けて、この結果
に応じた処理を行なう。例えば、FCSがエラーを示すよ
うなら、再度そのフレームのデータを再送するよう制御
する。以上の動作でHDLCフレーミングされた１フレーム
の受信動作が終り、引き続き次のフレーム受信を行なう
べくステップST13〜ST18の処理動作に入る。

発明の効果以上説明したように、本発明によれば、モデム内にHD
LCフレーミング部及びデフレーミング部を設け、このモ
デム側でHDLCフレーミング、デフレーミングを行なう一
方、このモデムからモデム制御装置に対してHDLCフラグ
パターンの検知及びFCSチェックの結果を伝えるように
したため、HDLCフレーミング、デフレーミング方式によ
るデータ伝送に際してモデム制御装置のハードウエア、
ソフトウエア上の負担が軽減される上、フレーミング、
デフレーミングの処理動作経過がモデム制御装置に認識
させることが出来るようになり、円滑で効率的なデータ
送受信を行なうことが出来る。

【図面の簡単な説明】

第１図は本発明によるモデム装置の一実施例を示すブロ
ック図、第２図は前記実施例の送信モードにおけるタイ
ムシーケンス図、第３図は前記実施例の送信モードにお
けるモデムの動作を示すフローチャート、第４図は前記
実施例の受信モードにおけるタイムシーケンス図、第５
図は前記実施例の受信モードにおけるモデムの動作を示
すフローチャート、第６図は従来のモデム装置の例を示
すブロック図である。 10…モデム制御装置、11…モデム、13…制御DSP、14…
回線、17…HDLCフレーミング部、19…変調部、20…復調
部、23…HDLCデフレーミング部。

Claims

(57)【特許請求の範囲】

【請求項１】回線と接続するためのアナログ回路と、HD
LCフレーミング処理手段と、HDLCフレーミングされたデ
ータを変調して前記アナログ回路へ出力する変調手段
と、HDLCデフレーミング処理手段と、前記アナログ回路
から入力したデータを復調してHDLCデフレーミングすべ
く出力する復調手段と、HDLCフレーミングから変調まで
の処理及び復調からHDLCデフレーミングまでの処理を制
御するデジタルシグナルプロセッサと、変復調モード又
はHDLCモードの制御コマンドを入出力するI/O回路と、
このI/O回路を介して接続されているファクシミリ装置
等の装置全体の総括制御を行なう制御部に変復調および
HDLCのフレーミング又はデフレーミングの動作経過を通
知する通知手段とを備えるモデム装置。