JP2616682B2 - デバイス分割機能付きインサーキット試験機 - Google Patents
デバイス分割機能付きインサーキット試験機Info
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- JP2616682B2 JP2616682B2 JP5334300A JP33430093A JP2616682B2 JP 2616682 B2 JP2616682 B2 JP 2616682B2 JP 5334300 A JP5334300 A JP 5334300A JP 33430093 A JP33430093 A JP 33430093A JP 2616682 B2 JP2616682 B2 JP 2616682B2
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Description
【０００１】
【産業上の利用分野】本発明は、デバイス分割機能付き
インサーキット試験機に関し、特に多ピンデバイスが実
装された状態での基板試験に関する。
インサーキット試験機に関し、特に多ピンデバイスが実
装された状態での基板試験に関する。
【０００２】
【従来の技術】従来、この種のインサーキット試験機
は、基板に実装されたデバイスに対し、各デバイス毎に
試験機からデバイスの入力ピンに信号を送り、デバイス
の動作結果を出力ピンから受け取ることにより試験を実
施する。
は、基板に実装されたデバイスに対し、各デバイス毎に
試験機からデバイスの入力ピンに信号を送り、デバイス
の動作結果を出力ピンから受け取ることにより試験を実
施する。
【０００３】つまり、この試験方法ではデバイスの入出
力ピン数分の信号が同時駆動可能な試験機が必要であ
る。
力ピン数分の信号が同時駆動可能な試験機が必要であ
る。
【０００４】また、試験するデバイスを分割して試験す
る場合には、特開平３−２８２２７４号公報に記載され
ているように、あらかじめ、デバイス内部に試験回路を
組み込みハード的に回路分割し試験を実施する。
る場合には、特開平３−２８２２７４号公報に記載され
ているように、あらかじめ、デバイス内部に試験回路を
組み込みハード的に回路分割し試験を実施する。
【０００５】
【発明が解決しようとする課題】従来のインサーキット
試験機は、試験機が持っている同時駆動可能なピン数以
上のデバイスは試験できなかった。また、試験するデバ
イスを分割して試験する場合には、そのデバイス内部に
試験回路を組み込み、ハード的に回路分割して試験しな
ければならなかった。
試験機は、試験機が持っている同時駆動可能なピン数以
上のデバイスは試験できなかった。また、試験するデバ
イスを分割して試験する場合には、そのデバイス内部に
試験回路を組み込み、ハード的に回路分割して試験しな
ければならなかった。
【０００６】
【課題を解決するための手段】本発明のインサーキット
試験機は、検査する基板のデータを入力して基板に実装
された検査対象デバイスのピン数と試験機のピン数を比
較するピン数判断部と、ピン数判断部の情報とデバイス
入出力情報を得るためのデバイス機能が記述されている
ファイルより、デバイスの入出力関係を読み取り、デバ
イスを分割するデバイス分割部と、デバイス分割部で分
割されたデバイスのインサーキット試験を行うための、
試験プログラムを生成するテストプログラム作成部と試
験実行部とを備えている。
試験機は、検査する基板のデータを入力して基板に実装
された検査対象デバイスのピン数と試験機のピン数を比
較するピン数判断部と、ピン数判断部の情報とデバイス
入出力情報を得るためのデバイス機能が記述されている
ファイルより、デバイスの入出力関係を読み取り、デバ
イスを分割するデバイス分割部と、デバイス分割部で分
割されたデバイスのインサーキット試験を行うための、
試験プログラムを生成するテストプログラム作成部と試
験実行部とを備えている。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１（Ａ）は本発明の一実施例の模式図で
ある。図１（Ａ）において、検査する基板データ１に
は、分割対象デバイスＩ１０とデバイスＩ１１，Ｉ１２
が実装されている。分割後基板データ２は、本発明によ
り分割対象デバイスＩ１０を分割した仮想デバイスＩ１
０ＡとＩ１０Ｂ、デバイスＩ１１，Ｉ１２が実装されて
いる。機能記述ファイル３はデバイス分割に必要とする
情報である。
ある。図１（Ａ）において、検査する基板データ１に
は、分割対象デバイスＩ１０とデバイスＩ１１，Ｉ１２
が実装されている。分割後基板データ２は、本発明によ
り分割対象デバイスＩ１０を分割した仮想デバイスＩ１
０ＡとＩ１０Ｂ、デバイスＩ１１，Ｉ１２が実装されて
いる。機能記述ファイル３はデバイス分割に必要とする
情報である。
【０００９】図１（Ｂ）は本発明の一実施例のブロック
図である。図１（Ｂ）において、インサーキット試験機
本体４は、ピン数判断部５、デバイス分割部６、テスト
プログラム作成部７、試験実行部８より構成される。
図である。図１（Ｂ）において、インサーキット試験機
本体４は、ピン数判断部５、デバイス分割部６、テスト
プログラム作成部７、試験実行部８より構成される。
【００１０】検査する基板データ１と機能記述ファイル
３は、デバイス分割に必要とする情報である。
３は、デバイス分割に必要とする情報である。
【００１１】図１（Ｃ）は、デバイス分割部６の流れを
示したフロー図である。
示したフロー図である。
【００１２】デバイスの分割は、機能記述ファイルの参
照９→ブロツク分割１０→ブロック最適化１１の流れで
分割を行う。
照９→ブロツク分割１０→ブロック最適化１１の流れで
分割を行う。
【００１３】図２（Ａ）はデバイスの分割の例を示した
図である。インサーキット試験機本体４の同時駆動可能
ピン数は５ピンとして、分割対象デバイスＩ１０を仮想
デバイスＩ１０Ａ，Ｉ１０Ｂに分割した例を示してい
る。
図である。インサーキット試験機本体４の同時駆動可能
ピン数は５ピンとして、分割対象デバイスＩ１０を仮想
デバイスＩ１０Ａ，Ｉ１０Ｂに分割した例を示してい
る。
【００１４】次に図１を参照して、動作を説明する。
【００１５】まず、検査する基板データ１には、分割対
象デバイスＩ１０，デバイスＩ１１，Ｉ１２のデバイス
間の接続情報、各部品のデバイスの名称やピン数情報等
が記述されている。機能記述ファイル３は、各デバイス
の動作、機能等が記述されたファイルである。機能記述
ファイル３としてＶＨＤＬ等がある。
象デバイスＩ１０，デバイスＩ１１，Ｉ１２のデバイス
間の接続情報、各部品のデバイスの名称やピン数情報等
が記述されている。機能記述ファイル３は、各デバイス
の動作、機能等が記述されたファイルである。機能記述
ファイル３としてＶＨＤＬ等がある。
【００１６】ピン数判断部５は、検査する基板データ１
より、各デバイスのピン数情報を受け取る。ピン数判断
部５はそのデバイスのぴん数を元に、試験機が持ってい
る同時駆動可能ピン数と比較し、検査するデバイスのピ
ン数が多い場合は、このままでは試験が不可能なため分
割を行うという情報をデバイス分割部６へ送る。ここで
は、分割対象デバイスＩ１０を分割する情報がデバイス
分割部６へ送られる。試験機が持っている同時駆動可能
ピン数より検査するデバイスのピン数が少ない場合は、
直接テストプログラム作成部７へ検査する基板データ１
を送る。分割不要なデバイスＩ１１，Ｉ１２は直接テス
トプログラム作成部７へ送られる。デバイス分割部６で
は、ピン数判断部５からの指示によりデバイスの分割を
行う。まず、分割対象デバイスの入出力情報を取り込む
ために分割対象デバイスＩ１０の機能記述ファイルの参
照９を行う。
より、各デバイスのピン数情報を受け取る。ピン数判断
部５はそのデバイスのぴん数を元に、試験機が持ってい
る同時駆動可能ピン数と比較し、検査するデバイスのピ
ン数が多い場合は、このままでは試験が不可能なため分
割を行うという情報をデバイス分割部６へ送る。ここで
は、分割対象デバイスＩ１０を分割する情報がデバイス
分割部６へ送られる。試験機が持っている同時駆動可能
ピン数より検査するデバイスのピン数が少ない場合は、
直接テストプログラム作成部７へ検査する基板データ１
を送る。分割不要なデバイスＩ１１，Ｉ１２は直接テス
トプログラム作成部７へ送られる。デバイス分割部６で
は、ピン数判断部５からの指示によりデバイスの分割を
行う。まず、分割対象デバイスの入出力情報を取り込む
ために分割対象デバイスＩ１０の機能記述ファイルの参
照９を行う。
【００１７】デバイス分割部６では機能記述ファイル３
の入力によりデバイスの機能から入出力情報を算出しブ
ロック分割１０を行う。各出力ピンに対して、出力に影
響する入力ピンを抽出し１本の出力ピンに対して、ｎ本
の入力ピンからなるブロックに分割する。最後にブロッ
クの最適化１１を行う。出力毎の各ブロックに対し、出
力ピン数の合計と各ブロックが使用する入力ピンのｏｒ
を取った合計が試験機が持っている同時駆動可能ピン数
以下になるようにグループ分けを行う。つまり各出力ピ
ンに対して共通に使用できる入力ピンのブロックを一ま
とめにして、最適化を行う。
の入力によりデバイスの機能から入出力情報を算出しブ
ロック分割１０を行う。各出力ピンに対して、出力に影
響する入力ピンを抽出し１本の出力ピンに対して、ｎ本
の入力ピンからなるブロックに分割する。最後にブロッ
クの最適化１１を行う。出力毎の各ブロックに対し、出
力ピン数の合計と各ブロックが使用する入力ピンのｏｒ
を取った合計が試験機が持っている同時駆動可能ピン数
以下になるようにグループ分けを行う。つまり各出力ピ
ンに対して共通に使用できる入力ピンのブロックを一ま
とめにして、最適化を行う。
【００１８】次に図２（Ａ）により分割対象デバイスＩ
１０を分割する例について説明する。
１０を分割する例について説明する。
【００１９】分割対象デバイスＩ１０は、入力ピン２１
〜２５、出力ピン３１〜３５から構成されている。分割
対象デバイスＩ１０はデバイスピン数が１０ピンのため
試験機が持っている同時駆動可能ピン数５ピンより多い
ため試験が不可能である。そこでデバイスの分割を実施
する。各出力ピンに対して入力が影響する入力ピンを機
能記述ファイル３によって抽出した結果を図２（Ｂ）に
示す。
〜２５、出力ピン３１〜３５から構成されている。分割
対象デバイスＩ１０はデバイスピン数が１０ピンのため
試験機が持っている同時駆動可能ピン数５ピンより多い
ため試験が不可能である。そこでデバイスの分割を実施
する。各出力ピンに対して入力が影響する入力ピンを機
能記述ファイル３によって抽出した結果を図２（Ｂ）に
示す。
【００２０】分割対象デバイスＩ１０の分割を実施する
と、出力ピン３１と３２のブロックを一つのブロックと
してまとめて、仮想デバイスＩ１０Ａとして、仮想デバ
イスＩ１０Ａのピン数を求めると出力ピンの合計は、出
力ピン３１と出力ピン３２の２本となる。また入力ピン
の合計は、入力ピン２２が、出力ピン３１と出力ピン３
２で共通に使えるため、入力ピン２１と入力ピン２２と
入力ピン２３の３本となる。この仮想デバイスＩ１０Ａ
の入出力ピンの合計は５本となる。同様に出力ピン３３
と３４と３５を一つのブロックにまとめて仮想デバイス
Ｉ１０Ｂとすると、このブロックの入出力ピンの合計は
５本となる。
と、出力ピン３１と３２のブロックを一つのブロックと
してまとめて、仮想デバイスＩ１０Ａとして、仮想デバ
イスＩ１０Ａのピン数を求めると出力ピンの合計は、出
力ピン３１と出力ピン３２の２本となる。また入力ピン
の合計は、入力ピン２２が、出力ピン３１と出力ピン３
２で共通に使えるため、入力ピン２１と入力ピン２２と
入力ピン２３の３本となる。この仮想デバイスＩ１０Ａ
の入出力ピンの合計は５本となる。同様に出力ピン３３
と３４と３５を一つのブロックにまとめて仮想デバイス
Ｉ１０Ｂとすると、このブロックの入出力ピンの合計は
５本となる。
【００２１】以上のように、分割対象デバイスＩ１０を
仮想デバイスＩ１０Ａと仮想デバイスＩ１０Ｂに分割す
る。
仮想デバイスＩ１０Ａと仮想デバイスＩ１０Ｂに分割す
る。
【００２２】デバイス分割部６で分割された仮想デバイ
スＩ１０Ａと仮想デバイスＩ１０Ｂは、テストプログラ
ム作成部７へ送られる。
スＩ１０Ａと仮想デバイスＩ１０Ｂは、テストプログラ
ム作成部７へ送られる。
【００２３】テストプログラム作成部７では、仮想的に
分割した仮想デバイスＩ１０Ａ，Ｉ１０Ｂと、ピン数判
断部５から直接送られてきたデバイスＩ１１，Ｉ１２に
対してインサーキット試験実行プログラムを生成し、分
割後基板データ２の試験プログラムが完成する。
分割した仮想デバイスＩ１０Ａ，Ｉ１０Ｂと、ピン数判
断部５から直接送られてきたデバイスＩ１１，Ｉ１２に
対してインサーキット試験実行プログラムを生成し、分
割後基板データ２の試験プログラムが完成する。
【００２４】試験実行部８では、テストプログラム作成
部で生成したプログラムにより、インサーキット試験を
実施する。
部で生成したプログラムにより、インサーキット試験を
実施する。
【００２５】次に、本発明の第２実施例について説明す
る。
る。
【００２６】図１（Ｂ）において、ピン数判断部５、デ
バイス分割部６、テストプログラム作成部７をインサー
キット試験機本体４とは、別に持つことによりインサー
キット試験機本体４の外でデバイスを分割して、インサ
ーキット試験機へ取り込むことができる。
バイス分割部６、テストプログラム作成部７をインサー
キット試験機本体４とは、別に持つことによりインサー
キット試験機本体４の外でデバイスを分割して、インサ
ーキット試験機へ取り込むことができる。
【００２７】
【発明の効果】以上説明したように本発明は、多ピン化
するデバイスに対して機能記述で記述されたデバイスの
情報を用い、仮想的にデバイスを分割することにより、
デバイス自体に試験回路を組込むことなく、試験ピン数
を減らし、試験が可能となること、および多ピンデバイ
スが実装された基板が正常に製造されたかを確認するこ
とができる効果がある。
するデバイスに対して機能記述で記述されたデバイスの
情報を用い、仮想的にデバイスを分割することにより、
デバイス自体に試験回路を組込むことなく、試験ピン数
を減らし、試験が可能となること、および多ピンデバイ
スが実装された基板が正常に製造されたかを確認するこ
とができる効果がある。
【図１】本発明の一実施例を示す図であり、（Ａ）は本
発明の一実施例の模式図、（Ｂ）は本発明の一実施例の
ブロック図、（Ｃ）は図１（Ｂ）に示したデバイス分割
部のフロー図。
発明の一実施例の模式図、（Ｂ）は本発明の一実施例の
ブロック図、（Ｃ）は図１（Ｂ）に示したデバイス分割
部のフロー図。
【図２】本発明の一実施例を示す図であり、（Ａ）デバ
イスの分割を模式的に示した図、（Ｂ）図２（Ａ）の分
割対象デバイスの入出力関係を表した図。
イスの分割を模式的に示した図、（Ｂ）図２（Ａ）の分
割対象デバイスの入出力関係を表した図。
１ 検査する基板データ ２ 分割後基板データ ３ 機能記述ファイル ４ インサーキット試験機本体 ５ ピン数判断部 ６ デバイス分割部 ７ テストプログラム作成部 ８ 試験実行部 ９ 機能記述ファイルの参照 １０ ブロック分割 １１ ブロック最適化 Ｉ１０ 分割対象デバイスＩ１０ Ｉ１０Ａ 仮想デバイスＩ１０Ａ Ｉ１０Ｂ 仮想デバイスＩ１０Ｂ ２１〜２５ 入力ピン ３１〜３５ 出力ピン
Claims (1)
- 【請求項１】 検査する基板のデータを入力して基板に
実装されている検査対象デバイスのピン数と試験機の同
時駆動可能ピン数を比較するピン数判断部と、ピン数判
断部の情報とデバイス入出力情報を得るためのデバイス
機能が記述されているファイルよりデバイスの入出力関
係を読み取りデバイスを分割するデバイス分割部と、デ
バイス分割部で分割されたデバイスのインサーキット試
験を行うための試験プログラムを生成するテストプログ
ラム作成部を備えることを特徴とするデバイス分割機能
付きインサーキット試験機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5334300A JP2616682B2 (ja) | 1993-12-28 | 1993-12-28 | デバイス分割機能付きインサーキット試験機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5334300A JP2616682B2 (ja) | 1993-12-28 | 1993-12-28 | デバイス分割機能付きインサーキット試験機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07198788A JPH07198788A (ja) | 1995-08-01 |
| JP2616682B2 true JP2616682B2 (ja) | 1997-06-04 |
Family
ID=18275807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5334300A Expired - Fee Related JP2616682B2 (ja) | 1993-12-28 | 1993-12-28 | デバイス分割機能付きインサーキット試験機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616682B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102009033156B4 (de) * | 2009-07-13 | 2013-09-19 | Dspace Digital Signal Processing And Control Engineering Gmbh | Vorrichtung und Verfahren zum Messen und/oder Erzeugen von elektrischen Größen |
-
1993
- 1993-12-28 JP JP5334300A patent/JP2616682B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07198788A (ja) | 1995-08-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970121 |
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