JP2614137B2 - 位相差検出装置 - Google Patents
位相差検出装置Info
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- JP2614137B2 JP2614137B2 JP2138549A JP13854990A JP2614137B2 JP 2614137 B2 JP2614137 B2 JP 2614137B2 JP 2138549 A JP2138549 A JP 2138549A JP 13854990 A JP13854990 A JP 13854990A JP 2614137 B2 JP2614137 B2 JP 2614137B2
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- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B7/00—Mountings, adjusting means, or light-tight connections, for optical elements
- G02B7/28—Systems for automatic generation of focusing signals
- G02B7/34—Systems for automatic generation of focusing signals using different areas in a pupil plane
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- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、カメラの自動焦点検出装置に適用する位相
差検出装置に関する。
差検出装置に関する。
従来、位相差検出方式の自動焦点検出装置は第８図に
示す構成のものがある。同図に基づいて構成を述べる
と、カメラの撮影レンズ１の後方に位置するフィルム等
価面２の更に後方に、コンデンサレンズ３、セパレータ
レンズ４及び位相差検出装置が順に配置されている。
示す構成のものがある。同図に基づいて構成を述べる
と、カメラの撮影レンズ１の後方に位置するフィルム等
価面２の更に後方に、コンデンサレンズ３、セパレータ
レンズ４及び位相差検出装置が順に配置されている。
位相差検出装置は、セパレータレンズ４によって結像
された一対の被写体光学像を受光してこれらを光電変換
する線撮像デバイス5,6と、これらのデバイス5,6の各画
素に輝度分布に応じて発生する画素信号に基づき合焦状
態を判別する相関演算回路７より構成されている。
された一対の被写体光学像を受光してこれらを光電変換
する線撮像デバイス5,6と、これらのデバイス5,6の各画
素に輝度分布に応じて発生する画素信号に基づき合焦状
態を判別する相関演算回路７より構成されている。
線撮像デバイス5,6上の結像は、被写体像がフィルム
等価面２より前方に位置する前ピン状態にあっては光軸
側に近づき、逆に後ピン状態にあっては光軸より遠ざか
り、合焦状態では前ピンと後ピンの中間の所定位置とな
る。したがって、相関演算回路７が各線撮像デバイス5,
6より出力した画素信号について相関演算を行って、各
結像の光軸よりの相対位置を検出することにより、合焦
状態を判別している。
等価面２より前方に位置する前ピン状態にあっては光軸
側に近づき、逆に後ピン状態にあっては光軸より遠ざか
り、合焦状態では前ピンと後ピンの中間の所定位置とな
る。したがって、相関演算回路７が各線撮像デバイス5,
6より出力した画素信号について相関演算を行って、各
結像の光軸よりの相対位置を検出することにより、合焦
状態を判別している。
即ち、この位相差検出の手法は、線撮像デバイス5,6
の各画素から所定の同期タイミングに従って出力される
夫々の画素信号をＲ（ｔ）,B（ｔ）、これらの画素信号
の相対的なずれ（相対移動量）をＬとすると、次式
（１）による相関演算を行うことにより相関値Ｈ（Ｌ）
を算出し、予め決められた相対移動量L1のときに相関値
が最小（あるいは最大）のときは合焦状態、予め決めら
れた相対移動量L1と異なる移動量L2のときに最大あるい
は最小の相関値が算出された場合は、前ピン状態又は後
ピン状態にあると判断すると共に、合焦状態までの誤差
ΔＬをL2−L1の値から予測する。
の各画素から所定の同期タイミングに従って出力される
夫々の画素信号をＲ（ｔ）,B（ｔ）、これらの画素信号
の相対的なずれ（相対移動量）をＬとすると、次式
（１）による相関演算を行うことにより相関値Ｈ（Ｌ）
を算出し、予め決められた相対移動量L1のときに相関値
が最小（あるいは最大）のときは合焦状態、予め決めら
れた相対移動量L1と異なる移動量L2のときに最大あるい
は最小の相関値が算出された場合は、前ピン状態又は後
ピン状態にあると判断すると共に、合焦状態までの誤差
ΔＬをL2−L1の値から予測する。
尚、ｎは例えば画素数、Ｌは０〜10の整変数である。
従来、このような相関演算は、線撮像デバイス5,6か
ら出力した画素信号をデジタルデータに変換し、マイク
ロプロセッサ等のデジタル演算手段により行っていた
が、回路規模の大型・複雑化を招来すると共に演算速度
が遅い等の問題に鑑みて、例えば特願平１−229211号等
に示されたアナログ相関演算回路が開発された。
ら出力した画素信号をデジタルデータに変換し、マイク
ロプロセッサ等のデジタル演算手段により行っていた
が、回路規模の大型・複雑化を招来すると共に演算速度
が遅い等の問題に鑑みて、例えば特願平１−229211号等
に示されたアナログ相関演算回路が開発された。
このアナログ相関演算回路は、第９図に示すような構
成となっている。
成となっている。
この演算回路は第８図等の線撮像デバイス5,6から時
系列的に出力される被演算信号Ｒ（ｔ）,B（ｔ）を入力
端子ProとPboで受信する。入力端子Proはバッファアン
プを介して互いに直列接続されたスイッチング素子８、
容量素子CS1及びスイッチング素子９を介して差動増幅
器10の反転入力端子に接続され、容量素子CS1の両端が
スイッチング素子11,12を介してグランド端子に接続さ
れている。一方、入力端子Pboはバッファアンプを介し
て互いに直列接続するスイッチング素子13、容量素子C
S2及びスイッチング素子14を介して差動増幅器10の反転
入力端子に接続され、容量素子CS2の両端がスイッチン
グ素子15,16を介してグランド端子に接続されている。
差動増幅器10の反転入力端子と出力端子17との間には、
相互に並列接続したスイッチング素子18と容量素子CIが
接続され、非反転入力端子がグランド端子に接続してい
る。
系列的に出力される被演算信号Ｒ（ｔ）,B（ｔ）を入力
端子ProとPboで受信する。入力端子Proはバッファアン
プを介して互いに直列接続されたスイッチング素子８、
容量素子CS1及びスイッチング素子９を介して差動増幅
器10の反転入力端子に接続され、容量素子CS1の両端が
スイッチング素子11,12を介してグランド端子に接続さ
れている。一方、入力端子Pboはバッファアンプを介し
て互いに直列接続するスイッチング素子13、容量素子C
S2及びスイッチング素子14を介して差動増幅器10の反転
入力端子に接続され、容量素子CS2の両端がスイッチン
グ素子15,16を介してグランド端子に接続されている。
差動増幅器10の反転入力端子と出力端子17との間には、
相互に並列接続したスイッチング素子18と容量素子CIが
接続され、非反転入力端子がグランド端子に接続してい
る。
更に、端子Proがアナログコンパレータ19の非反転入
力端子に接続し、端子Pboがアナログコンパレータ19の
反転入力端子に接続し、その出力端子がチャンネルセレ
クト回路20の入力端子に接続している。
力端子に接続し、端子Pboがアナログコンパレータ19の
反転入力端子に接続し、その出力端子がチャンネルセレ
クト回路20の入力端子に接続している。
チャンネルセレクト回路20は、スイッチング素子8,9,
11,12,13,14,15,16の「オン」，「オフ」動作を制御す
るセレクト信号ε1,ε2,KA,KBを発生する。
11,12,13,14,15,16の「オン」，「オフ」動作を制御す
るセレクト信号ε1,ε2,KA,KBを発生する。
アナログコンパレータ19は被演算信号のレベルがＲ
（ｔ）≧Ｂ（ｔ）の時は“H"レベル、Ｒ（ｔ）＜Ｂ
（ｔ）の時は“L"のレベルの極性信号Sgnを出力し、チ
ャンネルセレクト回路20が、この極性信号Sgnのレベル
に従ってセレクト信号ε1,ε2,KA,KBの電圧レベルを決
定する。
（ｔ）≧Ｂ（ｔ）の時は“H"レベル、Ｒ（ｔ）＜Ｂ
（ｔ）の時は“L"のレベルの極性信号Sgnを出力し、チ
ャンネルセレクト回路20が、この極性信号Sgnのレベル
に従ってセレクト信号ε1,ε2,KA,KBの電圧レベルを決
定する。
次に、かかる構成の演算手段の作動を第10図のタイミ
ングチャートに基づいて説明する。
ングチャートに基づいて説明する。
まず、図示していないリセット手段よりのリセット信
号εRSTでスイッチング素子18を「オン」とすることに
より容量素子CIの不要電荷を放電した後、再びスイッチ
ング素子18を「オフ」にして第10図に示す動作が開始さ
れる。
号εRSTでスイッチング素子18を「オン」とすることに
より容量素子CIの不要電荷を放電した後、再びスイッチ
ング素子18を「オフ」にして第10図に示す動作が開始さ
れる。
又、第８図の線撮像デバイス5,6から周期Taに同期し
て各信号Ｒ（ｔ）,B（ｔ）が出力されるものとすると、
その周期Taに同期して演算処理を行う。
て各信号Ｒ（ｔ）,B（ｔ）が出力されるものとすると、
その周期Taに同期して演算処理を行う。
第10図中の時刻t1ないしt2の期間のように被演算信号
がＲ（ｔ）≧Ｂ（ｔ）の関係にある場合には極性信号S
gnが“H"となり、その極性信号Sgnに従って、セレクト
信号ε1,ε2,KA,KBが所定タイミングで発生する。ここ
でセレクト信号ε１とε２、KAとKBは相互に同時には
“H"とならないタイミングで発生する。
がＲ（ｔ）≧Ｂ（ｔ）の関係にある場合には極性信号S
gnが“H"となり、その極性信号Sgnに従って、セレクト
信号ε1,ε2,KA,KBが所定タイミングで発生する。ここ
でセレクト信号ε１とε２、KAとKBは相互に同時には
“H"とならないタイミングで発生する。
一方、時刻t3ないしt4の期間のように被演算信号がＲ
（ｔ）＜Ｂ（ｔ）の関係にある場合には極性信号Sgnは
“L"となり、時間t1ないしt2とは位相が逆のセレクト信
号KA,KBが発生する。尚、セレクト信号ε1,ε２は極性
信号Sgnのレベルにかかわらず同じタイミングで発生す
る。
（ｔ）＜Ｂ（ｔ）の関係にある場合には極性信号Sgnは
“L"となり、時間t1ないしt2とは位相が逆のセレクト信
号KA,KBが発生する。尚、セレクト信号ε1,ε２は極性
信号Sgnのレベルにかかわらず同じタイミングで発生す
る。
これらのセレクト信号ε1,ε2,KA,KBにより時間t1〜t
2の前半の周期TF1ではスイッチング素子12,16及びスイ
ッチング素子8,15が「オン」となり、被演算信号Ｒ
（ｔ）が容量素子CS1に充電され、容量素子CS2不要電荷
が放電される。
2の前半の周期TF1ではスイッチング素子12,16及びスイ
ッチング素子8,15が「オン」となり、被演算信号Ｒ
（ｔ）が容量素子CS1に充電され、容量素子CS2不要電荷
が放電される。
次に期間t1〜t2の後半周期TR1においてはスイッチン
グ素子11,9が「オン」となるので容量素子CS1と容量素
子CIの電荷が結合され、更に、これと同時にスイッチン
グ素子13,14が「オン」、スイッチング素子15,16が「オ
フ」となるので、被演算信号Ｂ（ｔ）が容量素子CS2を
介して作動積分器10へ供給される。この結果、次式
（２）に示す電荷ｑ（ｔ）が容量素子CIに蓄積される。
グ素子11,9が「オン」となるので容量素子CS1と容量素
子CIの電荷が結合され、更に、これと同時にスイッチン
グ素子13,14が「オン」、スイッチング素子15,16が「オ
フ」となるので、被演算信号Ｂ（ｔ）が容量素子CS2を
介して作動積分器10へ供給される。この結果、次式
（２）に示す電荷ｑ（ｔ）が容量素子CIに蓄積される。
一方、時刻t3ないしt4のように被演算信号がＲ（ｔ）
＜Ｂ（ｔ）の場合には、期間t3〜t4の前半の周期TF2に
おいてスイッチング素子12,16及びスイッチング素子11,
13が「オン」となり、被演算信号Ｂ（ｔ）が容量素子C
S2に充電され、容量素子CS1の不要電荷が放電される。
次に期間t3〜t4の後半の周期TR2においてはスイッチン
グ素子15,14が「オン」となるので容量素子CS2と容量素
子CIの電荷が結合され、更にこれと同時にスイッチング
素子8,9が「オン」、スイッチング素子11,12が「オフ」
となるので、被演算信号Ｒ（ｔ）が容量素子CS1を介し
て作動増幅器10へ供給される。この結果、次式（３）に
示す電荷ｑ（ｔ）が容量素子CIに蓄積される。
＜Ｂ（ｔ）の場合には、期間t3〜t4の前半の周期TF2に
おいてスイッチング素子12,16及びスイッチング素子11,
13が「オン」となり、被演算信号Ｂ（ｔ）が容量素子C
S2に充電され、容量素子CS1の不要電荷が放電される。
次に期間t3〜t4の後半の周期TR2においてはスイッチン
グ素子15,14が「オン」となるので容量素子CS2と容量素
子CIの電荷が結合され、更にこれと同時にスイッチング
素子8,9が「オン」、スイッチング素子11,12が「オフ」
となるので、被演算信号Ｒ（ｔ）が容量素子CS1を介し
て作動増幅器10へ供給される。この結果、次式（３）に
示す電荷ｑ（ｔ）が容量素子CIに蓄積される。
上記（２），（３）から明らかなように、この演算手
段は必ずレベルの大きな被演算信号からレベルの小さな
被演算信号を減算した値に相当する電荷を容量素子CIに
蓄積するので、時系列の被演算信号Ｒ（１），……Ｒ
（ｎ）,B（１），……Ｂ（ｎ）について処理を繰り返し
行うと、次式（４）に示すように、これらの信号の差の
絶対値の総和、即ち相関値Ｈが出力端子17に電圧として
得られる。
段は必ずレベルの大きな被演算信号からレベルの小さな
被演算信号を減算した値に相当する電荷を容量素子CIに
蓄積するので、時系列の被演算信号Ｒ（１），……Ｒ
（ｎ）,B（１），……Ｂ（ｎ）について処理を繰り返し
行うと、次式（４）に示すように、これらの信号の差の
絶対値の総和、即ち相関値Ｈが出力端子17に電圧として
得られる。
次に、線撮像デバイス5,6から信号Ｒ（ｔ）,B（ｔ）
の相互の位相をずらして読出し、これらの位相のずれた
信号について同様の演算処理を行うことにより、該位相
差における相関値を演算する。そして、同様に他の位相
差に対しても相関演算を行うことにより、上記式（１）
に相当する相関値の分布が求まり、この分布から合焦状
態を判別している。
の相互の位相をずらして読出し、これらの位相のずれた
信号について同様の演算処理を行うことにより、該位相
差における相関値を演算する。そして、同様に他の位相
差に対しても相関演算を行うことにより、上記式（１）
に相当する相関値の分布が求まり、この分布から合焦状
態を判別している。
このようなアナログ相関演算による位相差検出回路に
あっては、演算速度が速いという優れた機能を有してい
るが、第９図に示したように、入力端子Pr0とPb0に夫々
接続する容量負荷がスイッチング素子の切換え動作によ
って変動して、アナログコンパレータ19の反転・非反転
入力端子の電圧変動を引き起こすため、アナログコンパ
レータ19の出力Sgnの電圧も変動し、スイッチング素子
のオン・オフ制御が正常に行われないことから精度の良
い相関結果が得られないという問題があった。
あっては、演算速度が速いという優れた機能を有してい
るが、第９図に示したように、入力端子Pr0とPb0に夫々
接続する容量負荷がスイッチング素子の切換え動作によ
って変動して、アナログコンパレータ19の反転・非反転
入力端子の電圧変動を引き起こすため、アナログコンパ
レータ19の出力Sgnの電圧も変動し、スイッチング素子
のオン・オフ制御が正常に行われないことから精度の良
い相関結果が得られないという問題があった。
特に、演算処理を高速に行うほど、演算精度が大幅に
低下する。
低下する。
又、入力端子Pr0とPb0に大出力電流容量のバッファア
ンプを設けると全体の回路が大型化すると共に消費電流
及び発熱が増加するという問題を招来する。
ンプを設けると全体の回路が大型化すると共に消費電流
及び発熱が増加するという問題を招来する。
本発明はこのような課題に鑑みて成されたものであ
り、演算精度の高いアナログ相関演算を行う位相差検出
装置を提供することを目的とする。
り、演算精度の高いアナログ相関演算を行う位相差検出
装置を提供することを目的とする。
まず、本発明は、被写体よりの一対の光学像の一方を
複数の画素によりアナログ電気信号に光電変換する第１
の光電変換手段と、一対の光学像の他方を複数の画素に
よりアナログ電気信号に光電変換する第２の光電変換手
段とを有すると共に、各光電変換手段のアナログ電気信
号を相互に位相をずらして画素毎に所定周期で出力する
センサ手段と、該所定周期でセンサ手段の出力に発生す
る上記一方の光学像に相当するアナログ電気信号と他方
の光学像に相当するアナログ電気信号との大小関係を該
周期毎に判別する比較手段と、上記センサ手段の各出力
周期において、一方のアナログ信号を第１の容量素子に
充電すると同時に、他方のアナログ信号を第２の容量素
子に充電した後、上記比較手段の出力信号に従って、第
1,第２の容量素子の電荷結合を行うことにより、各画素
毎の大きい方のアナログ電気信号から小さい方のアナロ
グ電気信号の減算値に相当する電荷を第３の容量素子に
蓄積すると共に、複数周期にわたって第３の容量素子に
電荷を蓄積することで、画素毎の大きい方のアナログ電
気信号から小さい方のアナログ電気信号の減算値に相当
する電荷の総和に相当する電気を蓄積するスイッチトキ
ャパシタ積分器を具備する位相差検出装置を対象とす
る。
複数の画素によりアナログ電気信号に光電変換する第１
の光電変換手段と、一対の光学像の他方を複数の画素に
よりアナログ電気信号に光電変換する第２の光電変換手
段とを有すると共に、各光電変換手段のアナログ電気信
号を相互に位相をずらして画素毎に所定周期で出力する
センサ手段と、該所定周期でセンサ手段の出力に発生す
る上記一方の光学像に相当するアナログ電気信号と他方
の光学像に相当するアナログ電気信号との大小関係を該
周期毎に判別する比較手段と、上記センサ手段の各出力
周期において、一方のアナログ信号を第１の容量素子に
充電すると同時に、他方のアナログ信号を第２の容量素
子に充電した後、上記比較手段の出力信号に従って、第
1,第２の容量素子の電荷結合を行うことにより、各画素
毎の大きい方のアナログ電気信号から小さい方のアナロ
グ電気信号の減算値に相当する電荷を第３の容量素子に
蓄積すると共に、複数周期にわたって第３の容量素子に
電荷を蓄積することで、画素毎の大きい方のアナログ電
気信号から小さい方のアナログ電気信号の減算値に相当
する電荷の総和に相当する電気を蓄積するスイッチトキ
ャパシタ積分器を具備する位相差検出装置を対象とす
る。
そして、このような位相差検出装置に対し、前記スイ
ッチトキャパシタ積分器は、上記各周期において第1,第
２の容量素子間で電荷結合を行う際に、センサ手段の出
力に第1,第２の容量素子に等しい容量負荷を切換え接続
する切換え手段を備えたこととした。
ッチトキャパシタ積分器は、上記各周期において第1,第
２の容量素子間で電荷結合を行う際に、センサ手段の出
力に第1,第２の容量素子に等しい容量負荷を切換え接続
する切換え手段を備えたこととした。
又、この位相差検出装置において、第３の容量素子の
容量を可変にすることとした。
容量を可変にすることとした。
このような構成を有する本発明の位相差検出装置によ
れば、各入力端子に対する容量負荷が相関演算中に常に
一定で変動しないので、高精度の相関演算結果を得るこ
とができる。
れば、各入力端子に対する容量負荷が相関演算中に常に
一定で変動しないので、高精度の相関演算結果を得るこ
とができる。
又、スイッチトキャパシタ積分器の第３の容量素子の
容量を変化させることができる構成としたことにより、
スイッチトキャパシタ積分器の利得を調節することがで
きる。
容量を変化させることができる構成としたことにより、
スイッチトキャパシタ積分器の利得を調節することがで
きる。
以下、本発明の一実施例を図面と共に説明する。
まず、第１図に基づいて回路構成を説明する。
第１図において、第１の入力端子Pr0がバッファアン
プ21に接続し、バッファアンプ21の出力接点Ａは、切換
え回路24、容量素子Ca1、切換え回路25が直列接続して
成る第１回路網と、切換え回路26、容量素子Ca2、切換
え回路27が直列接続して成る第２回路網を介して差動増
幅器37の反転入力接点Ｂに接続している。
プ21に接続し、バッファアンプ21の出力接点Ａは、切換
え回路24、容量素子Ca1、切換え回路25が直列接続して
成る第１回路網と、切換え回路26、容量素子Ca2、切換
え回路27が直列接続して成る第２回路網を介して差動増
幅器37の反転入力接点Ｂに接続している。
ここで、切換え回路24は制御信号S3によって接点ａに
接続し、制御信号S4によって接点ｂに接続する。切換え
回路25は制御信号S2によって接点ａに接続し、制御信号
S6によって接点ｂに接続する。切換え回路26は制御信号
S4によって接点ａに接続し、制御信号S3によって接点ｂ
に接続する。切換え回路27は制御信号S1によって接点ａ
に接続し、制御信号S5によって接点ｂに接続する。
接続し、制御信号S4によって接点ｂに接続する。切換え
回路25は制御信号S2によって接点ａに接続し、制御信号
S6によって接点ｂに接続する。切換え回路26は制御信号
S4によって接点ａに接続し、制御信号S3によって接点ｂ
に接続する。切換え回路27は制御信号S1によって接点ａ
に接続し、制御信号S5によって接点ｂに接続する。
そして、これらの切換え回路24,25,26,27の接点ｂは
差動増幅器37の非反転入力接点Ｄに共通に接続してい
る。
差動増幅器37の非反転入力接点Ｄに共通に接続してい
る。
又、第２の入力端子Pb0がバッファアンプ23に接続
し、バッファアンプ23の出力接点Ｃは、切換え回路28、
容量素子Cb1、切換え回路29が直列接続して成る第３回
路網と、切換え回路30、容量素子Cb2、切換え回路31が
直列接続して成る第４回路網を介して差動増幅器37の反
転入力接点Ｂに接続している。
し、バッファアンプ23の出力接点Ｃは、切換え回路28、
容量素子Cb1、切換え回路29が直列接続して成る第３回
路網と、切換え回路30、容量素子Cb2、切換え回路31が
直列接続して成る第４回路網を介して差動増幅器37の反
転入力接点Ｂに接続している。
ここで、切換え回路28は制御信号S3によって接点ａに
接続し、制御信号S4によって接点ｂに接続する。切換え
回路29は制御信号S1によって接点ａに接続し、制御信号
S5によって接点ｂに接続する。切換え回路30は制御信号
S4によって接点ａに接続し、制御信号S3によって接点ｂ
に接続する。切換え回路31は制御信号S2によって接点ａ
に接続し、制御信号S6によって接点ｂに接続する。
接続し、制御信号S4によって接点ｂに接続する。切換え
回路29は制御信号S1によって接点ａに接続し、制御信号
S5によって接点ｂに接続する。切換え回路30は制御信号
S4によって接点ａに接続し、制御信号S3によって接点ｂ
に接続する。切換え回路31は制御信号S2によって接点ａ
に接続し、制御信号S6によって接点ｂに接続する。
そして、これらの切換え回路28,29,30,31の接点ｂは
差動増幅器37の非反転入力接点Ｄに共通に接続してい
る。
差動増幅器37の非反転入力接点Ｄに共通に接続してい
る。
尚、容量素子Ca1,Ca2,Cb1,Cb2の容量は全て等しい値C
Cに設定されている。
Cに設定されている。
更に、差動増幅器37の非反転入力接点Ｄは、抵抗R1,R
2及びバッファアンプ32から成る定電圧発生回路の定電
圧VREFが印加されている。尚、定電圧VREFは、被演算信
号Ｒ（ｔ）,B（ｔ）の最低電圧未満の電圧となるように
調整されている。
2及びバッファアンプ32から成る定電圧発生回路の定電
圧VREFが印加されている。尚、定電圧VREFは、被演算信
号Ｒ（ｔ）,B（ｔ）の最低電圧未満の電圧となるように
調整されている。
又、差動増幅器37の反転入力接点Ｂと出力接点Ｆの間
に、容量素子Cf1とスイッチング素子33から成る回路網
と、容量素子Cf2とスイッチング素子34から成る回路網
と、容量素子Cf3とスイッチング素子35から成る回路網
と、容量素子Cf4及びスイッチング素子36が並列に接続
している。尚、スイッチング素子36のオン・オフ動作は
リセット信号RSによって制御され、スイッチング素子3
3,34,35のオン・オフ動作は、デコード回路38からの各
切換え制御信号Sf1,Sf2,Sf3によって制御される。
に、容量素子Cf1とスイッチング素子33から成る回路網
と、容量素子Cf2とスイッチング素子34から成る回路網
と、容量素子Cf3とスイッチング素子35から成る回路網
と、容量素子Cf4及びスイッチング素子36が並列に接続
している。尚、スイッチング素子36のオン・オフ動作は
リセット信号RSによって制御され、スイッチング素子3
3,34,35のオン・オフ動作は、デコード回路38からの各
切換え制御信号Sf1,Sf2,Sf3によって制御される。
そして、差動増幅器37の出力接点Ｆが、スイッチング
素子39及び容量素子CSから成るサンプルホールド回路を
介して出力バッファアンプ40に接続し、出力バッファア
ンプ40の出力信号Ｈを出力端子41を介して出力する。
尚、スイッチング素子39は、後述の各相関値が算出され
た時点で“H"となる所定タイミングの制御信号SHに同期
してオンとなることでサンプリング動作を行う。
素子39及び容量素子CSから成るサンプルホールド回路を
介して出力バッファアンプ40に接続し、出力バッファア
ンプ40の出力信号Ｈを出力端子41を介して出力する。
尚、スイッチング素子39は、後述の各相関値が算出され
た時点で“H"となる所定タイミングの制御信号SHに同期
してオンとなることでサンプリング動作を行う。
更に、切換え回路24〜31の動作を制御するための制御
信号S1〜S6を発生する制御回路42が設けられている。ま
ず、バッファアンプ21の出力接点Ａが切換え回路43を介
して差動増幅器45の非反転入力接点に接続し、バッファ
アンプ23の出力接点Ｃが切換え回路44を介して差動増幅
器45の反転入力接点に接続し、これらの切換え回路43,4
4は、プリセット信号PRの論理値レベルに応じて接点ａ
又は接点ｂに切換え接続する。又、切換え回路43,44の
接点ｂは共通に接続している。
信号S1〜S6を発生する制御回路42が設けられている。ま
ず、バッファアンプ21の出力接点Ａが切換え回路43を介
して差動増幅器45の非反転入力接点に接続し、バッファ
アンプ23の出力接点Ｃが切換え回路44を介して差動増幅
器45の反転入力接点に接続し、これらの切換え回路43,4
4は、プリセット信号PRの論理値レベルに応じて接点ａ
又は接点ｂに切換え接続する。又、切換え回路43,44の
接点ｂは共通に接続している。
差動増幅器45の２出力接点の内の一方が容量素子C01
を介して差動増幅器46の反転入力接点に接続すると共
に、該反転入力接点がスイッチング素子47を介して切換
え回路44の接点ｂに接続し、更に、差動増幅器45の２出
力接点の内の他方が容量素子C02を介して差動増幅器46
の非反転入力接点に接続すると共に、差動増幅器46の非
反転入力接点がスイッチング素子48を介して切換え回路
43の接点ｂに接続し、スイッチング素子47,48はプリセ
ット信号PRが“H"のときにオン、プリセット信号PRが
“L"のときにオフとなる。
を介して差動増幅器46の反転入力接点に接続すると共
に、該反転入力接点がスイッチング素子47を介して切換
え回路44の接点ｂに接続し、更に、差動増幅器45の２出
力接点の内の他方が容量素子C02を介して差動増幅器46
の非反転入力接点に接続すると共に、差動増幅器46の非
反転入力接点がスイッチング素子48を介して切換え回路
43の接点ｂに接続し、スイッチング素子47,48はプリセ
ット信号PRが“H"のときにオン、プリセット信号PRが
“L"のときにオフとなる。
差動増幅器46の出力接点はＤ型フリップフロップ49の
Ｄ入力接点に接続し、Ｄ型フリップフロップ47のクロッ
ク入力接点CKはインバータ回路50を介して第１のクロッ
ク信号SCKの反転信号SCKBが供給され、リセット接点CL
はインバータ回路51を介してリセット信号RSの反転信号
RSBが供給され、２出力接点Q,から相互に反転関係に
ある論理信号（以下、Q,とする）を出力する。
Ｄ入力接点に接続し、Ｄ型フリップフロップ47のクロッ
ク入力接点CKはインバータ回路50を介して第１のクロッ
ク信号SCKの反転信号SCKBが供給され、リセット接点CL
はインバータ回路51を介してリセット信号RSの反転信号
RSBが供給され、２出力接点Q,から相互に反転関係に
ある論理信号（以下、Q,とする）を出力する。
更に、第１のクロック信号SCKと第２のクロック信号C
Kを、インバータ回路52,53及び容量素子Cdから成る遅延
回路と、NOR回路54、NAND回路55、インバータ回路50,56
から成るデコード回路によって所定タイミングのクロッ
ク信号T,Jを形成すると共に、これらのクロック信号T,J
及びＤ型フリップフロップ49の出力信号Q,を、NOR回
路56,57、インバータ回路58,59、NAND回路60,61から成
るデコード回路がデコード処理することにより、制御信
号S1,S2,S3,S4,S5,S6を形成し、これらの信号をバッフ
ァ回路62,63,64,65,66,67を介して所定の切換え回路24
〜31へ供給するようになっている。
Kを、インバータ回路52,53及び容量素子Cdから成る遅延
回路と、NOR回路54、NAND回路55、インバータ回路50,56
から成るデコード回路によって所定タイミングのクロッ
ク信号T,Jを形成すると共に、これらのクロック信号T,J
及びＤ型フリップフロップ49の出力信号Q,を、NOR回
路56,57、インバータ回路58,59、NAND回路60,61から成
るデコード回路がデコード処理することにより、制御信
号S1,S2,S3,S4,S5,S6を形成し、これらの信号をバッフ
ァ回路62,63,64,65,66,67を介して所定の切換え回路24
〜31へ供給するようになっている。
尚、第１のクロック信号SCKは、例えば、第８図に示
した線撮像デバイス5,6の各画素の走査読出し周期に等
しい矩形信号であり、第２のクロック信号CKは、該クロ
ック信号SCKに同期して切換え回路24〜31の切換え動作
を行う周期に等しい矩形信号である。
した線撮像デバイス5,6の各画素の走査読出し周期に等
しい矩形信号であり、第２のクロック信号CKは、該クロ
ック信号SCKに同期して切換え回路24〜31の切換え動作
を行う周期に等しい矩形信号である。
又、スイッチング素子33〜36は、夫々、第２図に示す
CMOSプロセスから成るアナログスイッチ回路が適用され
ている。
CMOSプロセスから成るアナログスイッチ回路が適用され
ている。
そして、この第１図の演算回路は第８図に示す相関演
算回路７に相当するものであり、線撮像デバイス5,6か
ら所定の走査読出しタイミング（第１のクロック信号SC
Kのタイミングに等しい）で読み出される被演算信号Ｒ
（ｔ）,B（ｔ）を入力端子Pro,Pboに印加すると、アナ
ログ演算による相関値Ｈを出力する。
算回路７に相当するものであり、線撮像デバイス5,6か
ら所定の走査読出しタイミング（第１のクロック信号SC
Kのタイミングに等しい）で読み出される被演算信号Ｒ
（ｔ）,B（ｔ）を入力端子Pro,Pboに印加すると、アナ
ログ演算による相関値Ｈを出力する。
次に、かかる演算回路の作動を説明する。
まず、デコード回路38は真理値表（１）に示すよう
に、入力データF1,F2の論理値に応じた制御信号Sf1,
Sf2,Sf3を発生し、選択的にスイッチング素子33〜34を
オンにする。
に、入力データF1,F2の論理値に応じた制御信号Sf1,
Sf2,Sf3を発生し、選択的にスイッチング素子33〜34を
オンにする。
したがって、入力データF1,F2を予め適宜に設定する
ことによって、差動増幅器37の反転入力接点Ｂと出力接
点Ｆの間の容量値を４段階に設定することができる。
尚、説明上、上記設定により差動増幅器37の反転入力接
点Ｂと出力接点Ｆの間に接続される合計容量をCFとす
る。
ことによって、差動増幅器37の反転入力接点Ｂと出力接
点Ｆの間の容量値を４段階に設定することができる。
尚、説明上、上記設定により差動増幅器37の反転入力接
点Ｂと出力接点Ｆの間に接続される合計容量をCFとす
る。
更に、スイッチング素子36をリセット信号RSによりオ
ンにすると、差動増幅器37の反転入力接点と出力接点間
が短絡するので、容量CFの電荷が放電される。
ンにすると、差動増幅器37の反転入力接点と出力接点間
が短絡するので、容量CFの電荷が放電される。
次に、制御回路42の動作を説明すると、まず、相関演
算処理を行う以前の時点で、プリセット信号PRを“L"→
“H"→“L"に変化すると、“H"レベルのときにスイッチ
ング素子43,44,47,48がオンとなって、容量素子C01,C02
に差動増幅器45のオフセット分の電荷が充電されること
により、該オフセット調整が行われる。そして、このオ
フセット調整後にプリセット信号PRを“L"の状態にし
て、切換え回路43,44を接点ａ側に接続し、且つスイッ
チング素子47,48をオフにすることにより、差動増幅器4
5の反転入力接点を接点Ａ、非反転入力接点を接点Ｃに
接続する。
算処理を行う以前の時点で、プリセット信号PRを“L"→
“H"→“L"に変化すると、“H"レベルのときにスイッチ
ング素子43,44,47,48がオンとなって、容量素子C01,C02
に差動増幅器45のオフセット分の電荷が充電されること
により、該オフセット調整が行われる。そして、このオ
フセット調整後にプリセット信号PRを“L"の状態にし
て、切換え回路43,44を接点ａ側に接続し、且つスイッ
チング素子47,48をオフにすることにより、差動増幅器4
5の反転入力接点を接点Ａ、非反転入力接点を接点Ｃに
接続する。
仮に、接点A,Cに現れる被演算信号の電圧レベルがＲ
（ｔ）≧Ｂ（ｔ）の場合には、その差分信号が差動増幅
器45の出力接点間に発生し、差動増幅器46の反転入力接
点より非反転入力接点の電位の方が高電位となるので、
論理値が“H"の極性信号Sgnを出力する。
（ｔ）≧Ｂ（ｔ）の場合には、その差分信号が差動増幅
器45の出力接点間に発生し、差動増幅器46の反転入力接
点より非反転入力接点の電位の方が高電位となるので、
論理値が“H"の極性信号Sgnを出力する。
一方、接点A,Cに現れる被演算信号の電圧レベルがＲ
（ｔ）＜Ｂ（ｔ）の場合には、その差分信号が差動増幅
器45の出力接点間に発生すると共に、差動増幅器46の非
反転入力接点より反転入力接点の電位の方が高電位とな
るので、論理値が"L"の極性信号Sgnを出力する。
（ｔ）＜Ｂ（ｔ）の場合には、その差分信号が差動増幅
器45の出力接点間に発生すると共に、差動増幅器46の非
反転入力接点より反転入力接点の電位の方が高電位とな
るので、論理値が"L"の極性信号Sgnを出力する。
そしてこの極性信号Sgnは、被演算信号Ｒ（ｔ）,B
（ｔ）が供給されるタイミングに等しい第１のクロック
信号SCKに同期してＤ型フリップフロップ回路49に保持
され、次表（２）に示す出力が発生する。
（ｔ）が供給されるタイミングに等しい第１のクロック
信号SCKに同期してＤ型フリップフロップ回路49に保持
され、次表（２）に示す出力が発生する。
そして、制御回路42は、被演算信号Ｒ（ｔ）とＢ
（ｔ）の大小関係に応じて発生する出力信号Q,と、被
演算信号の読出し周期に同期した第1,第２のクロック信
号SCK,CKをデーコードすることによって、第３図に示す
ようなタイミングの制御信号S1〜S6を発生する。
（ｔ）の大小関係に応じて発生する出力信号Q,と、被
演算信号の読出し周期に同期した第1,第２のクロック信
号SCK,CKをデーコードすることによって、第３図に示す
ようなタイミングの制御信号S1〜S6を発生する。
次に、このような各種制御信号に基づく相関演算処理
の動作を第３図〜第７図に基づいて説明する。尚、被演
算信号Ｒ（ｔ）,B（ｔ）は第８図に示す自動焦点検出装
置の線撮像デバイス5,6から出力されるものとする。
の動作を第３図〜第７図に基づいて説明する。尚、被演
算信号Ｒ（ｔ）,B（ｔ）は第８図に示す自動焦点検出装
置の線撮像デバイス5,6から出力されるものとする。
まず、相関演算前に入力信号F1,F2により適宜のスイ
ッチング素子33〜35をオン状態に設定することで差動増
幅器37の反転入力接点と出力接点間の容量CFを設定し、
次に、リセット信号RSを一時的に“H"レベルにすること
により該容量CFの不要電荷を放電し、更に、プリセット
信号PRによって差動増幅器45のオフセット調整を行う。
ッチング素子33〜35をオン状態に設定することで差動増
幅器37の反転入力接点と出力接点間の容量CFを設定し、
次に、リセット信号RSを一時的に“H"レベルにすること
により該容量CFの不要電荷を放電し、更に、プリセット
信号PRによって差動増幅器45のオフセット調整を行う。
次に、被演算信号Ｒ（ｔ）,B（ｔ）を周期Ta毎に入力
する。
する。
そして、第３図の時点t1〜t2の期間のように、被演算
信号がＲ（ｔ）≧Ｂ（ｔ）の関係にある場合には、上記
表（２）に示すように、極性信号Sgnが“H"レベルとな
るのに従って、該期間t1〜t2の前半周期TF1では、S1＝
“L"、S2＝“L"、S3＝“L"、S4＝“H"、S5＝“H"、S6＝
“H"となり、後半周期TR1では、S1＝“H"、S2＝“L"、S
3＝“H"、S4＝“L"、S5＝“L"、S6＝“H"となる。
信号がＲ（ｔ）≧Ｂ（ｔ）の関係にある場合には、上記
表（２）に示すように、極性信号Sgnが“H"レベルとな
るのに従って、該期間t1〜t2の前半周期TF1では、S1＝
“L"、S2＝“L"、S3＝“L"、S4＝“H"、S5＝“H"、S6＝
“H"となり、後半周期TR1では、S1＝“H"、S2＝“L"、S
3＝“H"、S4＝“L"、S5＝“L"、S6＝“H"となる。
したがって、まず前半周期TF1では、第４図に示すよ
うに、切換え回路24〜31が接続することによって、容量
素子Ca1とCb1の電荷が放電し、容量素子Ca2に被演算信
号Ｒ（ｔ）が充電し、容量素子Cb2に被演算信号Ｂ
（ｔ）が充電する。次に、後半周期TR1では、第５図に
示すように、切換え回路24〜31が切換え接続することに
よって、容量素子Ca2とCb1が切換え回路27,29を介して
直列に接続するので、被演算信号Ｒ（ｔ）とＢ（ｔ）の
電圧差に相当する電荷Δｑ（ｔ）が容量素子CFに保持さ
れる。
うに、切換え回路24〜31が接続することによって、容量
素子Ca1とCb1の電荷が放電し、容量素子Ca2に被演算信
号Ｒ（ｔ）が充電し、容量素子Cb2に被演算信号Ｂ
（ｔ）が充電する。次に、後半周期TR1では、第５図に
示すように、切換え回路24〜31が切換え接続することに
よって、容量素子Ca2とCb1が切換え回路27,29を介して
直列に接続するので、被演算信号Ｒ（ｔ）とＢ（ｔ）の
電圧差に相当する電荷Δｑ（ｔ）が容量素子CFに保持さ
れる。
即ち、電荷Δｑ（ｔ）は次式（７）で示される。
一方、第３図の時点t3〜t4の期間のように、被演算信
号がＲ（ｔ）＜Ｂ（ｔ）の関係にある場合には、上記表
（２）に示すように、極性信号Sgnが“L"レベルとなる
のに従って、該期間t3〜t4の前半周期TF2では、S1＝
“L"、S2＝“L"、S3＝“L"、S4＝“H"、S5＝“H"、S6＝
“H"となり、後半周期TR2では、S1＝“L"、S2＝“H"、S
3＝“H"、S4＝“L"、S5＝“H"、S6＝“L"となる。
号がＲ（ｔ）＜Ｂ（ｔ）の関係にある場合には、上記表
（２）に示すように、極性信号Sgnが“L"レベルとなる
のに従って、該期間t3〜t4の前半周期TF2では、S1＝
“L"、S2＝“L"、S3＝“L"、S4＝“H"、S5＝“H"、S6＝
“H"となり、後半周期TR2では、S1＝“L"、S2＝“H"、S
3＝“H"、S4＝“L"、S5＝“H"、S6＝“L"となる。
したがって、まず前半周期TF2では、第６図に示すよ
うに、切換え回路24〜31が接続することによって、容量
素子Ca1とCb1の電荷が放電し、容量素子Ca2に被演算信
号Ｒ（ｔ）が充電し、容量素子Cb2に被演算信号Ｂ
（ｔ）が充電する。次に、後半周期TR2では、第７図に
示すように、切換え回路24〜31が切換え接続することに
よって、容量素子Ca1とCb2が切換え回路25,31を介して
直列に接続するので、被演算信号Ｂ（ｔ）とＲ（ｔ）の
電圧差に相当する電荷Δｑが容量素子CFに保持される。
うに、切換え回路24〜31が接続することによって、容量
素子Ca1とCb1の電荷が放電し、容量素子Ca2に被演算信
号Ｒ（ｔ）が充電し、容量素子Cb2に被演算信号Ｂ
（ｔ）が充電する。次に、後半周期TR2では、第７図に
示すように、切換え回路24〜31が切換え接続することに
よって、容量素子Ca1とCb2が切換え回路25,31を介して
直列に接続するので、被演算信号Ｂ（ｔ）とＲ（ｔ）の
電圧差に相当する電荷Δｑが容量素子CFに保持される。
即ち、電荷Δｑ（ｔ）は次式（８）で示される。
即ち、上記式（７），（８）から明らかなように、こ
の演算は必ずレベルの大きな被演算信号からレベルの小
さな被演算信号を減算した値に相当する電荷を容量素子
CFに蓄積するので、時系列の被演算信号（１），……,R
（ｎ）とＢ（１），……,B（ｎ）について処理を繰り返
すと、次式（９）に示すように、これらの信号の差の絶
対値の総和、即ち相関値Ｈが出力端子41に発生する。
の演算は必ずレベルの大きな被演算信号からレベルの小
さな被演算信号を減算した値に相当する電荷を容量素子
CFに蓄積するので、時系列の被演算信号（１），……,R
（ｎ）とＢ（１），……,B（ｎ）について処理を繰り返
すと、次式（９）に示すように、これらの信号の差の絶
対値の総和、即ち相関値Ｈが出力端子41に発生する。
但し、ここで、CC＝Ca1＝Ca2＝Cb1＝Cb2の関係にあ
る。
る。
次に、線撮像デバイス５と６から被演算信号Ｒ（ｔ）
とＢ（ｔ）の相互位相をずらして読出し、これらの位相
のずれた被演算信号Ｂ（ｔ）とＲ（ｔ−Ｌ）について同
様の演算処理を行うことにより、該位相差Ｌにおける相
関値Ｈ（Ｌ）を演算する。そして、同様に他の位相差に
対しても相関演算を行うことにより、次式（10）に示す
相関値の分布が求まり、この分布から合焦状態を判別す
ることができる。
とＢ（ｔ）の相互位相をずらして読出し、これらの位相
のずれた被演算信号Ｂ（ｔ）とＲ（ｔ−Ｌ）について同
様の演算処理を行うことにより、該位相差Ｌにおける相
関値Ｈ（Ｌ）を演算する。そして、同様に他の位相差に
対しても相関演算を行うことにより、次式（10）に示す
相関値の分布が求まり、この分布から合焦状態を判別す
ることができる。
このように、この実施例によれば、線撮像デバイスか
らの被演算信号の読出しに同期して相関値演算を行うの
で、合焦状態の有無の判断を高速に行うことができる。
らの被演算信号の読出しに同期して相関値演算を行うの
で、合焦状態の有無の判断を高速に行うことができる。
又、第４図と第５図、第６図と第７図に示すように、
切換え回路24〜31の切換え動作があっても、常にバッフ
ァアンプ21と23の容量負荷が一定となる結果、切換え動
作による接点ＡとＣの電圧変動を招来しないので、制御
回路42による確実な演算処理を実現することができ、高
精度の相関値を得ることができる。
切換え回路24〜31の切換え動作があっても、常にバッフ
ァアンプ21と23の容量負荷が一定となる結果、切換え動
作による接点ＡとＣの電圧変動を招来しないので、制御
回路42による確実な演算処理を実現することができ、高
精度の相関値を得ることができる。
更に、上記式（10）に示すように、容量CFは、入力信
号F1,F2によりスイッチング素子33〜35を選択的にオン
にすることで変更することができるので、回路の利得を
適宜に設定することができる。例えば、カメラの自動焦
点検出装置に適用した場合に、被写体の輝度に応じて容
量CFを調整すれば、最適のダイナミックレンジで演算処
理することが可能となる。
号F1,F2によりスイッチング素子33〜35を選択的にオン
にすることで変更することができるので、回路の利得を
適宜に設定することができる。例えば、カメラの自動焦
点検出装置に適用した場合に、被写体の輝度に応じて容
量CFを調整すれば、最適のダイナミックレンジで演算処
理することが可能となる。
以上説明したように、このような構成を有する本発明
の位相差検出装置によれば、各入力端子に対する容量負
荷が相関演算中に常に一定で変動しないので、高精度の
相関演算結果を得ることができる。
の位相差検出装置によれば、各入力端子に対する容量負
荷が相関演算中に常に一定で変動しないので、高精度の
相関演算結果を得ることができる。
又、スイッチトキャパシタ積分器の第３の容量素子の
容量を変化させることができる構成としたことにより、
スイッチトキャパシタ積分器の利得を調節することがで
き、最適のダイナミックレンジで演算処理することが可
能となる。
容量を変化させることができる構成としたことにより、
スイッチトキャパシタ積分器の利得を調節することがで
き、最適のダイナミックレンジで演算処理することが可
能となる。
第１図は本発明の一実施例の構成を示す回路図、 第２図は第１図中の回路に適用するスイッチン素子の具
体例を示す回路図、 第３図は一実施例の作動を説明するためのタイミングチ
ャート、 第４図乃至第７図は実施例の相関演算の原理を示す説明
図、 第８図は位相差検出装置の概略構成を示す構成説明図、 第９図は従来の相関演算回路を示す回路図、 第10図は第９図の回路の相関演算動作を説明するための
タイミングチャートである。 図中の符号： Pr0,Pb0;入力接点 24,25,26,27,28,29,30,31;切換え回路 Cf1,Cf2,Cf3,CF4;容量素子 Ca1,Ca2,Cb1,Cb2;容量素子 33,34,35,36;スイッチング素子 37,45,46;差動増幅器 42;制御回路
体例を示す回路図、 第３図は一実施例の作動を説明するためのタイミングチ
ャート、 第４図乃至第７図は実施例の相関演算の原理を示す説明
図、 第８図は位相差検出装置の概略構成を示す構成説明図、 第９図は従来の相関演算回路を示す回路図、 第10図は第９図の回路の相関演算動作を説明するための
タイミングチャートである。 図中の符号： Pr0,Pb0;入力接点 24,25,26,27,28,29,30,31;切換え回路 Cf1,Cf2,Cf3,CF4;容量素子 Ca1,Ca2,Cb1,Cb2;容量素子 33,34,35,36;スイッチング素子 37,45,46;差動増幅器 42;制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 武藤 秀樹 神奈川県足柄上郡開成町宮台798 富士 写真フイルム株式会社内 (56)参考文献 特開 昭64−13510（ＪＰ，Ａ) 特開 昭64−13509（ＪＰ，Ａ) 特開 平１−229212（ＪＰ，Ａ)
Claims (2)
- 【請求項１】被写体よりの一対の光学像の一方を複数の
画素によりアナログ電気信号に光電変換する第１の光電
変換手段と、一対の光学像の他方を複数の画素によりア
ナログ電気信号に光電変換する第２の光電変換手段とを
有し、且つ各光電変換手段のアナログ電気信号を相互に
位相をずらして画素毎に所定周期で走査読出しするセン
サ手段と、 該所定周期で該センサ手段の出力に発生する上記一方の
光学像に相当するアナログ電気信号と他方の光学像に相
当するアナログ電気信号との大小関係を該周期毎に判別
する比較手段と、 上記センサ手段の各出力周期において、一方のアナログ
信号を第１の容量素子に充電すると同時に、他方のアナ
ログ信号を第２の容量素子に充電した後、上記比較手段
の出力信号に従って第1,第２の容量素子の電荷結合を行
うことにより、各画素毎の大きい方のアナログ電気信号
から小さい方のアナログ電気信号の減算値に相当する電
荷を第３の容量素子に蓄積すると共に、複数周期にわた
って第３の容量素子に電荷を蓄積することで、画素毎の
大きい方のアナロゲ電気信号から小さい方のアナログ電
気信号の減算値に相当する電荷の総和に相当する電荷を
集積するスイッチトキャパシタ積分器を具備する位相差
検出装置において、 前記スイッチトキャパシタ積分器は、 前記各周期において第1,第２の容量素子間で電荷結合を
行う際に、前記センサ手段の出力に第1,第２の容量素子
に等しい容量負荷を切換え接続する切換え手段を備えた
ことを特徴とする位相差検出装置。 - 【請求項２】前記スイッチトキャパシタ積分器の第３の
容量素子の容量を変更する手段を備えたことを特徴とす
る請求項（１）の位相差検出装置。
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