JPH01229211A - 位相差検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、カメラの自動焦点検出装置等に使用される位
相差検出装置に関する。

（従来の技術） 従来、カメラの自動焦点検出装置は、第１３図に示す構
成のものがあった。同図に基づいて構成を述べると、撮
影レンズ１の後方に位置するフィルム等価面２の更に後
方に、コンデンサレンズ３、セパレータレンズ４及び位
相差検出装置が順に配置されている。該位相差検出装置
は、セパレータレンズ４によって結像される一対の被写
体像を受光してこれを光電変換する線撮像デバイス５，
６と、該デバイス５，６の各画素に光度分布に応じて発
生する電気信号に基づき合焦状態を判別する処理回路７
より構成されている。

線撮像デバイス５．６上の結像は、被写体像がフィルム
等価面２より前方に位置する前ピン状態にあっては光軸
側に近づき、逆に後ピン状態にあっては光軸より遠ざか
り、合焦状態では前ピンと後ピンの中間の所定の位置と
なる。したがって、処理回路７が夫々の線撮像デバイス
５，６より発生した電気信号に基づいて結像の光軸より
の位置を検出することで合焦状態を識別している。

線撮像デバイス５．６上の結像の相対位置を検出するた
めに位相差検出の手法が用いられる。この手法は、次式
（１）に基づく演算により線撮像デバイス５．６上の一
対の結像の相関値を求め、相関値が最小（あるいは最大
）となるまでのこれらの相対移動量（位相差）に基づい
て合焦状態を識別する。

Ｈ（Ｌ）＝泥Ｉ　Ｂ（Ｋ）　−Ｒ（Ｋ−Ｌ−１）　Ｉ　
　・・・・（１）ただし、Ｌは例えば１から９までの整
変数であり、上記の相対移動量に相当する。

例えば、Ｂ　（Ｋ）は一方の線撮像デバイス５の各画素
より時系列的に出力された信号、Ｒ（Ｋ−Ｌ−１）は線
撮像デバイス６の各画素より時系列的に出力された信号
であり、Ｌを１ないし９まで変化させる毎に上記式（１
）の演算を行えば、相関値Ｈ（１）。

Ｈ（２）　、・・・・・・・・・、Ｈ（９）が得られる
。例えば、相関値Ｈ（４）が最小となる場合に合焦状態
であると予め設定しておき、これよりずれた位置での相
関値が最小値となれば、そのずれ量即ちＬ＝４までの位
相差をピントのずれ量として検出することができる。

この相関値Ｈ（Ｌ）を演算するためには、第１４図に示
すように、夫々の線撮像デバイス５，６の各画素エレメ
ントより出力されるアナログ信号Ｂ（ｔ）。

Ｒ（ｔ）をデジタル・データＢｉ　、Ｒｉに変換するＡ
／Ｄ変換器８，９と上記の全画素エレメントの該デジタ
ル・データＢｉ　、Ｒｉ　を記憶するメモリ１０．１１
を備え、メモ１月０．１１に全データを記憶した後、所
定のタイミングで該メモ１月０，１１より順次にデータ
を読出してマイクロプロセッサなどを用いたデジタル相
関演算器１２により上記式（１）の相関値演算を行って
いる。

（発明が解決しようとする課題） しかしながら、上記のような従来の位相差検出装置にあ
っては、デジタル相関演算を行うので、Ａ／Ｄ変換器及
び大容量メモリを必要とし、特に高速演算を行う必要上
、高価で高速のＡ／Ｄ変換器を必要とする。また、相関
演算は多数回の乗算と加算を繰り返すのでマイクロ・プ
ロセッサ等の量子化数の制限に起因する丸め誤差が増加
し演算精度の低下を招来する問題があった。

本発明は、このような課題に鑑みて成されたものであり
、位相差検出のための相関演算を高速かつ高精度に処理
することができる位相差検出装置を提供することを目的
とする。

（課題を解決するための手段） 本発明はこの目的を達成するために、位相差検出の為の
相関演算をアナログ信号処理にて高速に行い、演算後に
該相関値をデジタル・データに変換して出力するように
した。

（作用） このような手段を有する本発明にあっては、光電変換に
より生じたアナログ信号のままで相関演算を行い、その
演算結果の相関値をデジタル信号に変換するので、演算
処理が高速となり且つデジタル信号に変換してからデジ
タル相関演算を行う場合のような丸め誤差を生じないの
で高精度の演算結果を得ることができる。

（実施例） 以下、本発明による位相差検出装置の一実施例を図面と
共に説明する。先ず、第１図に基づいて全体の構成を述
べると、１３．１４はイメージセンサ、１５は夫々のイ
メージセンサ１３．１４より出力される被写体像のパタ
ーンに相当するアナログ信号Ｒ（ｔ）、Ｂ（ｔ）に基づ
いて上記式（１）の相関値を演算するアナログ相関演算
器、１６はアナログ相関演算器１５よりアナログ値とし
て出力される相関値をデジタル・データＨ（Ｌ）に変換
するＡ／Ｄ変換器、１７は各回路の作動を制御するため
の特定タイミングの制御信号を発生する制御信号発生部
であり、これらの全ての構成は例えば半導体集積回路技
術のＣ−ＭＯ３製造プロセス等によって同一チップ上に
一体形成されている。

次に、各構成を詳述する。先ず、イメージセンサ１３．
１４の構造を第２図に基づいて説明する。同図において
、１８はイメージセンサ１３に相当する参照イメージセ
ンサ１９はイメージセンサ１４に相当する基準イメージ
センサであり、参照イメージセンサ１８及び基準イメー
ジセンサ、１９はほぼ同じセル構成からなり、夫々の画
素となる光電変換素子Ｄ　ｒｌ”−Ｄｒｌｌｌ＋　　Ｄ
ｂ＋””Ｄｂｎを有する受光部２０．２１と、夫々の受
光部２０．２１に発生する信号電荷を画素毎に蓄積する
ために設けられたＣＣＤより成る蓄積部２２．２３と、
蓄積部２２．２３より転送される信号電荷を取り込み、
これらを水平方向へ電荷転送するＣＣＤで形成されたシ
フトレジスタ部２４．２５で構成されている。

即ち、蓄積部２２．２３及びシフトレジスタ部２４゜２
５は光電変換素子り、、＃Ｄ、、、Ｄ、、〜Ｉ）ｂｎに
対応した電荷転送エレメントＴ　ｒ　＋　−Ｔ　ｒ　＋
ｅ　＋　　Ｔ　ｂ　＋　−Ｔ　ｂ　、ｌ＋Ｃｒｌ−Ｃｒ
ｌＲ＋　　Ｃｂ＋＝Ｃｂｎを有し、蓄積部２２．２３は
信号電荷をシフトレジスタ部２４．２５へ並列転送し、
シフトレジスタ部２４はそれを水平方向へ転送する。

尚、後述するが、基準イメージセンサ側のシフトレジス
タ部２５はシフトレジスタ部２４と異なり信号電荷の水
平方向への転送を行わないようになっている。

２６、２７は、受光部２０．２１から蓄積部２２．２３
へ信号電荷を移動させるチャネル部の表面上に形成され
る導電層であり、ポリシリコン層で形成され、特定レベ
ルのポテンシャル障壁を形成する。

２８、２９は信号電荷の移動を制御するトランスファゲ
ートである。

更に、夫々の電荷転送エレメントＣｒｌ〜Ｃｒ　ｍ　＋
Ｃｂ　ｌ　””　Ｃｂ　、、に隣接してフローティング
ゲートＦｒＩ〜Ｆ　、ｍ＋　　Ｆｂｌ〜Ｆ１．、が形成
され、夫々のフローテイングゲートＦｒｌ〜Ｆ　ｒ１６
＋　　Ｆ　ｂ　Ｉ　””　Ｆ　ｋｎは、ゲートに制御信
号ＣＥが供給されるＭＯ３型ＦＥＴ　　Ｍｒ＋〜Ｍ、ｆ
ｆｉ、Ｍ、、−Ｍいを介してリセット端子ＲＥＳに接続
されると共に、ゲートにチャネル切換信号ＣＨ，〜ＣＨ
，が印加されることによりマルチプレックス動作を行な
うＭＯ３型ＦＥＴＱｒ、〜Ｑｒｍ＋　Ｑｂｌ〜Ｑｂｎを
介して共通接点Ｐ　、、ｏ＋　　Ｐ　ｂ（１に接続され
、共通接点Ｐ、、Ｐ、は夫々インピーダンス変換回路３
０．３１を介して接点Ｐ、、Ｐｂに接続している。

インピーダンス変換回路３０．３１は共に同一の回路構
成からなり、電源■。とアース端子間にドレイン・ソー
ス路を直列接続するＭＯ３型ＦＥＴＩ　ｒｌ＋　　Ｉ　
ｒ２＋　　Ｉ　ｂｌ＋　　Ｉ　ｂｚと、ＭＯ３型ＦＥＴ
Ｉｒ＋。

Ｉ　ｂｌ＋　のゲート・ソース間に並列接続されリフレ
ッシュ信号φ７が印加されると共通接点Ｐ、、Ｐ。

を電源■。０にクランプするＭ、Ｏ３型ＦＥＴ　　Ｉ、
３゜Ｉｂ３を有し、ＭＯ３型ＦＥＴ　　Ｉｒｚ、Ｉｂｚ
のゲートは所定電圧にバイアスされている。

次に、シフトレジスタ部２４．２５とフローティングゲ
ートＦｒＩ−Ｆ□、Ｆ、１〜Ｆｂｎの位置関係を第３図
と共に説明する。

参照イメージセンサ１８側の受光部２０．蓄積部２２゜
シフトレジスタ部２４の光電変換素子及び電荷転送エレ
メントは共に等しいピッチ幅Ｗで４８個ずつ形成され、
両側の４個ずつの部分から成る第１．第２ブロックＩＲ
，Ｉｌ、を除＜４０個の部分から成る第３ブロック■、
の電荷転送エレメントＣｒ１〜Ｃｒ１Ｏにフローティン
グゲー）　Ｆ　ｒ＋−Ｆ−４ｏが併設され、更に３２個
のフローティングゲートＦｒＩ〜Ｆｒ３□から成る第４
ブロツク■、と、残りの第５ブロツクＶＲに分類されて
いる。そして、フローティングゲートＦｒｌ〜Ｆｒ４゜
の一端は、第２図のＭＯ３型ＦＥＴ　　Ｍ、、、Ｍ、２
．　・・・を介してリセット端子ＲＥＳに接続され、そ
の内のフローティングゲートＦｒｌ〜Ｆ１３２が第２図
のＭＯ３型ＦＥＴＱｒｌ”Ｑ、、ｌｌを介して接点Ｐ、
に接続されている。

即ち、第２図には、第３図の第３．第４ブロツク１［Ｉ
Ｒ、ＴＶ＊の部分を代表して示し、他のＩＲ９ＩＩＲ、
Ｖｌｌの部分の記載は省略しであるが、これらは信号電
荷を水平方向へ転送する際などに作動する予備の領域と
なっている。

一方、基準イメージセンサ１９例の受光部２１、蓄積部
２３、シフトレジスタ部２５の光電変換素子及び電荷転
送エレメントは共に等しいピッチ幅Ｗ（参照イメージセ
ンサ１８側とも等しい）で４０個ずつ形成され、両側の
４個ずつの部分から成る第１．第２ブロックＩＢ、Ｉｌ
−を除く第３ブロツク■８の電荷転送エレメントＣ，，
Ｃ，３□に隣接してフローティングゲー）　Ｆ　ｂ＋−
Ｆ　ｂ３□が併設されている。

そして、フローティングゲートＦｂｌ〜Ｆｂ３□の夫夫
々の一端は、第２図のＭＯ３型ＦＥＴ　　ＭｂＩ〜Ｍ　
ｂ　ｎ　、Ｑ　ｂ　＋〜Ｑ　ｂ　ｎに接続している。即
ち、第２図には第３図の第３ブロツク■８について示さ
れている。

又、受光部２０は光軸に対して距離り、たけ離して形成
され、受光部２１は距離り、に４ピッチ幅４・Ｗを加算
した距離Ｌ２（＝Ｌ、＋４・Ｗ）だけ離して形成されて
いる。

次に、このイメージ・センサはアナログ相関演算器及び
Ａ／Ｄ変換器とともに半導体集積回路装置としてワンチ
ップ化されるものであり、受光部２０．２１からフロー
ティングゲートＦ　ｒｌ〜Ｆ　ｒｍ（Ｆ、１〜Ｆい）に
かけて示す第４図の概略断面図に基づいて、その構造を
説明する。

第４図において、Ｎ型半導体基板の表面部分に形成され
たＰ型拡散層（Ｐ−ｗｅｌｌ）の一部に複数のＮ゛型層
形成されることで受光部２０．２３の光電変換素子群が
構成されている。

また、半導体基板上にはＳ　ｉ　Ｏｚ層（図示せず）を
介して、信号障壁部２６．２７、蓄積部２２．２３の各
電荷転送エレメントを構成する転送ゲート電極層、トラ
ンスファゲート２８．２９を構成するゲート電極層およ
び、シフトレジスタ部２４．２５の各電荷転送エレメン
トを構成する転送ゲート電極層が併設されている。更に
、シフトレジスタ部２４．２５の隣りには、フローティ
ングゲートＦ　ｒ　ｌ　””’　Ｆ　ｊｌｌ、　　Ｆ　
ｂ　Ｉ　〜〜Ｆｂ、、を構成するポリシリコン層及び、
電源ＶＩＩＤにクランプされる電極層１が積層されてい
る。

この電極層ｉは、複数形成されるフローティングゲート
Ｆ　’　Ｉ　〜Ｆ　ｒ、、、＋　　Ｆ　ｂ　Ｉ〜〜Ｆｂ
、、の上面全体を覆うように形成されている。そして、
各フローティングゲートの一端にＭＯ３型ＦＥＴ　　Ｍ
、、〜Ｍｒｆｆｉ＋　Ｍｂｌ−ｙＭｂ、、が接続してい
る。

ここで、リセット端子ＲＥＳに印加されるリセット信号
φＦ６を電源Ｖ（、（、と等しい電位にしてＨ”レヘル
の制御信号ＣＥによりＭＯ３型ＦＥＴ　　Ｍ、。

〜Ｍ　ｒｐ、　Ｍｂｌ−Ｍｂｎを介してフローティング
ゲー１−Ｆ、、　〜Ｆｒ、、、Ｆ、、　〜〜Ｆ、、を電
源ｖｎｎにクランプした後、再びＭＯ３型ＦＥＴ　　Ｍ
ｒＩ−Ｍ、、、Ｍｂ。

〜Ｍいを遮断状態にすると、第４図中の点線で示すよう
に半導体基板内に深いポテンシャル井戸が形成され、シ
フトレジスタ部２４．２５の信号電荷がフローティング
ゲート下の領域へ流入する。この流入した信号電荷の夫
々の電荷量に応じた電圧変化が夫々のフローティングゲ
ート　Ｆｒ１〜Ｆ　ｒｍ（Ｆｂ、〜Ｆｂ、、）に生じ、
受光部２０．２１上の結像パターンを電圧信号として検
出することができる。

一方、リセット端子ＲＥＳをアース電位にしてからＭＯ
３型ＦＥＴ　　Ｍ、。〜Ｍ　、　、　、　Ｍ　１．１〜
Ｍ　ｂｌｌをオンにすることによりフローティングゲー
トＦ　ｒｌへ’　Ｆ　ｒｌｌｌ　　Ｆ　ｂ　ｌ　〜Ｆ　
ｂｎを”　Ｌ　”　レベルにすると、フローティングゲ
ート下の領域のポテンシャル井戸が浅くなり、再び信号
電荷をシフトレジスタ部２４゜２６へ戻すことができる
。このような信号電荷の移動は非破壊的に行われるので
、信号電荷の読出しを何回も繰り返すことができる。

そして、このようにフローティングゲートＦｒｌ〜Ｆ　
ｒｌｌｌ　　Ｆ　ｂ＋〜Ｆ１．、を介して発生する信号
を、ＭＯ３型ＦＢＴ　　Ｑｒ＋〜Ｑ−、Ｑ−＋〜Ｑｂｎ
のマルチプレックス動作により時系列の信号Ｒ（ｔ）　
、　Ｂ　（ｔ）に変換して各出力接点Ｐｒｏ、Ｐｂ。に
出力する。

次に、アナログ相関演算器１５の構成を第５図に基づい
て説明する。

先ず、同図に基づいて構成を述べると、３２．３３はサ
ンプル・ホールド回路であり、イメージセンサからの被
演算信号Ｂ（ｔ）　Ｒ（ｔ）を所定のサンプリング周期
毎にサンプル・ホールドし、サンプリングにより得られ
る被演算信号Ｂ　（ｎＴ）、　Ｒ（ｎＴ）を出力する。

尚、Ｔはサンプリング周期、ｎはサンプリングの順番を
示すものとする。３４はチャネル切換え回路、３５は差
動増幅器であり、チャネル切換え回路３４はサンプル・
ホールド回路３２．３３よりの信号Ｂ（ｎＴ）、Ｒ（ｎ
Ｔ）を差動増幅器３５の何れの入力端子に供給するかの
切換え動作を行い、差動増幅器３５は供給された信号間
の振幅の差ΔＥ（ｎＴ）を出力する。即ち、チャネル切
換え回路３４はスイッチング素子３４ａ〜３４ｄを有し
ており、図示するように、スイッチング素子３４ａ、３
４ｄが「オン」で、スイッチング素子３４ｂ、３４ｃが
「オフ」の時は、被演算信号Ｒ（ｎＴ）を差動増幅器３
５の非反転入力端子に、被演算信号Ｂ（ｎＴ）を差動増
幅器３５の反転入力端子にそれぞれ供給し、逆に、スイ
ッチング素子３４ａ　、　３４ｄが「オフ」で、スイッ
チング素子３４ｂ、　３４ｃが「オン」の時は、被演算
信号Ｂ（ｎＴ）を差動増幅器３５の非反転入力端子、被
演算信号Ｒ（ｎＴ）を差動増幅器３５の反転入力端子に
それぞれ供給するようになっている。尚、この切換え動
作の制御は後述する制御回路３７によって行なわれ、ス
イッチング素子３４ａ、３４ｄの組とスイッ−１５＝ チング素子３４ｂ、３４ｃの組とは相互に逆のオン・オ
フ動作を行うようになっている。

３６はアナログ・コンパレータであり、被演算信号Ｒ（
ｎＴ）、　Ｂ　（ｎＴ）の大小関係を比較する。そして
、Ｂ（ｎＴ）≧Ｂ（ｎＴ）の場合には”Ｈ”レベル、Ｒ
（ｎＴ）＜　１３　（Ｉ　Ｔ）の場合には″Ｌ″レベル
となる極性信号Ｓ、、（ｎＴ）を出力する。

３７は制御回路であり、極性信号５９０（ｎＴ）のレベ
ルに応じてスイッチング素子３４ａ〜３４ｄの切換え動
作を制御する制御信号５ｃｈ（ｎＴ）を出力する。

即ち、極性信号Ｓ　９−　（ｎ　Ｔ　）が“Ｈ”レベル
の時は、図示する様にスイッチング素子３４ａ〜３４ｄ
を「オフ」に切換えさせ、極性信号Ｓ、、（Ｔ）が“Ｌ
”レベルの時は、逆にスイッチング素子３４ａ　、　３
４ｄを「オフ」、スイッチング素子３４ｂ　３４ｃ　　
ｒオン」に切換えさせる。この切換え動作によって、常
に差動増幅器３５の非反転入力端子に振幅の大きい方の
被演算信号を、反転入力端子に振幅の小さい方の被演算
信号を供給するようになっている。したがって、差動増
幅器３５の出力ΔＥ（ｎＴ）は被演算信号Ｂ（ｎＴ）、
Ｒ（ｎＴ）の差の絶対値ＩＢ（ｎＴ）−Ｒ（ｎＴ）ｌと
なる。

３８は積分器であり、差動増幅器３９、容量素子４０゜
４１及びスイッチング素子４２〜４６を備えている。即
ち、差動増幅器３５の出力端子と差動増幅器３９の反転
入力端子との間には、相互に直列接続されたスイッチン
グ素子４２、容量素子４０及びスイッチング素子４３が
設けられると共に、容量素子４０の両端とアース端子と
の間に一対の容量素子４４．４５が接続されている。更
に、差動増幅器３９の反転入力端子との該出力端子との
間に相互に並列に接続された容量素子４１及びスイッチ
ング素子４６が設けられている。そして、スイッチング
素子４２．４５は制御回路３７よりの制御信号α１によ
ってオン・オフの動作が制御され、スイッチング素子４
３．４４は制御信号α２、スイッチング素子４６は制御
信号α、によってそれぞれ制御される。制御信号α１が
“Ｈ”レベル、制御信号α２が°“Ｌ″となるとスイッ
チング素子４２．４５のみが「オン」となって、差ΔＥ
（ｎＴ）容量素子４０に蓄積される。そして、次のタイ
ミノジで制御信号α１を“Ｌ”レベル、制御信号α２を
“Ｈ”　レベルに反転すると、スイッチング素子４３．
４４のみが「オン」となり、その結果、容量素子４０と
容量素子４１が容量結合して容量素子４０に蓄積されて
いた差ΔＥ（ｎＴ）に相当する電荷が容量素子４１に転
送・蓄積される。複数組の被演算信号Ｂ（ｎＴ）、Ｒ（
ｎＴ）について上記の処理を行うと、次式（２）に示す
様に、サンプリングタイミング毎の差ΔＥ（ｎＴ）の積
分値に相当する電荷が容量素子４１に蓄積されることと
なる。

・・・・・・（２） そして、被演算信号Ｂ　（ｉＴ）　、　Ｒ（ｉＴ）の相
互の位相θを変化させつつ同様の処理を行えば、Ｈ（θ
）＝Σ　ｌ　Ｂ（ｉＴ）−Ｒ（ｉＴ＋θ）１・・・・・
・（３） となり、アナログ信号で相関値Ｈ（θ）を求めることが
できる。

次にかかる構成の位相差検出装置の作動を第６図及び第
７図のタイミングチャートに基づいて説明する。制御信
号発生部１７は上記した各種の制御信号を発生し、時刻
も。に印加されたスタート信号ＳＴＲ（カメラのレリー
ズボタン等に連動して生じる〕に同期して演算処理が開
始する。まず、アナログ相関演算器１５中の容量素子４
１がセットされ、次にイメージセンサのリセット端子２
８．２９へは一定周期Ｔ１のリセット信号φ□が印加さ
れる。

又、時刻Ｌ０からし３までの期間、シフトレジスタ部２
４．’２５の各電荷転送エレメント〔第２図参照〕に４
相駆動力式に基づく電荷転送を１ピッチ分だけ行わせる
４相りロック信号φ、〜φｒ４＋φ、１〜φｂ４が発生
する。

この電荷転送エレメントによる電荷転送の間の時刻ｔ、
において、制御信号ＣＥが“Ｈ”レベルとなってＭＯ３
型ＦＥＴＭｒ＋〜Ｍ　ｒ　ｍ　＋　Ｍ　ｂ　Ｉ〜Ｍｂｎ
がターンオンしている時にリセット信号φＦｌｉが“Ｌ
”から“Ｈ”レベルに反転することにより、フローティ
ングゲートＦ　ｒｌ”　Ｆ　ｒ４Ｇ＋　Ｆ　ｂｌ”　Ｆ
　ｂ３２は電源電圧■。の電位にクランプされ、時刻ｔ
２ニオいで制御１信号ＣＢが“Ｌ”レベルとなって、Ｍ
Ｏ３型ＦＥＴ　　Ｍｒ＋、　Ｍｒｚ、−Ｍｂｌ、　Ｍｂ
ｚ、　”’が高インピーダンスとなることによりフロー
ティングゲートはそのままの電位に保持される。これに
より、フローティングゲート下の半導体基板内には第４
図に示すようなポテンシャル井戸が形成される。そして
、時刻ｔ２より若干前の時点でゲート信号ＴＧによるト
ランスファゲート２８．２９の導通が行われるので、蓄
積部２２．２３の信号電荷がシフトレジスタ部２４．２
５の対応する電荷転送エレメントへ移される。そして、
電荷転送エレメントの転送動作が時刻ｔ４において完了
するまでに上記夫々のポテンシャル井戸に信号電荷は更
に移される。

次に、時刻も、ないしｔ、の期間において、チャネル切
換え信号ＣＨ，−ＣＨ，□が出力され、マルチプレクサ
回路を構成するＭＯ３型ＦＥＴ　　Ｑ、。

〜Ｑ□＋Ｑｂ＋〜Ｑ１．．がターンオンされ、各画素毎
の時系列信号が接点Ｐ　ｒｏ＋　　Ｐ　ｂｏに出力され
る。接点Ｐ、。、Ｐｂ。の信号波形は例えば第６図のＣ
Ｑｉに示すように現れる。即ち、各フローティングゲー
トＦ　ｒｌ−Ｆ　ｒＴＩ＋　　Ｆ　ｂｌ−Ｆ　ｂｆｉは
画素毎の信号電荷に相当する電圧降下が発生し、接点Ｐ
ｒｏ＋Ｐｂ。には電源電圧ＶＯＯを基準として該電圧陣
下分だけ下がった電圧波形が現れる。

又、時刻ｔ４ないしＬ５においては、接点Ｐｒｏ＋Ｐ、
。に現れる時系列信号Ｒ（ｔ）　、　Ｂ　（ｔ）が第５
図に示すアナログ相関演算器１５へ供給される。即ち、
時刻ｔ４ないしｔ５の期間において、チャネル切換え信
号ＣＨ，〜ＣＨ３□が周期Ｔ１で切換る毎の被演算信号
Ｒ（ｔ）　、　Ｂ　（ｔ）がアナログ相関演算器１５に
供給され、該周期Ｔ３の間では第７図に示すタイミング
で順次に差ΔＥ（ｎＴ、）の積分値が容量素子４１に蓄
積される。

まず、制御回路３７よりサンプル・ホールド回路３２、
３３に所定間隔Ｔ１〜Ｔ２において”Ｈ”レベルとなる
サンプル・ホールド信号Ｓ、Ｈを出力し、被演算信号Ｂ
（ｎＴ）、Ｒ（ｎＴ）を保持させる。ここで、被演算信
号がＢ（ｎＴ）≧Ｒ（ｎ　Ｔ）の関係ならば極性信号Ｓ
　ｓｇ（ｎ　Ｔ　）はＨ”　レベルとなり、制御回路３
７からはスイッチング素子３４ａ　３４ｄを「オン」、
スイッチング素子３４ｂ　３４ｃを「オフ」に切換えさ
せる制御信号５ｃｈ（ｎＴ）出力される。

したがって、差動増幅器３５の非反転入力端子には被演
算信号Ｂ（ｎＴ）、反転入力端子には被演算信号Ｒ（ｎ
Ｔ）が供給され、積分器３８にはそれらの信号の差へＥ
（ｎＴ）が供給される。この状態において、サンプリン
グ動作が完了した時点Ｔ２から制御信号α３．α２が出
力され、まず、時刻Ｔ２〜Ｔ。

の期間において制御信号α、がＨ”レベル、制御信号α
２が゛°Ｌ″レベルとなることによりスイッチング素子
４２．４５のみが「オン」となって、差ΔＥ（ｎＴ）が
容量素子４０に蓄積される。次に、時刻Ｔ３〜Ｔ４の期
間において制御信号α１が“Ｌ”レベル、制御信号がα
２が“Ｈルベルとなることによりスイッチング素子４３
．４４のみが「オン」となり、その結果、容量素子４０
と容量素子４１とが容量結合して容量素子４０に蓄積さ
れていた差ΔＥ（ｎＴ）に相当する電荷が容量素子４１
に転送・蓄積される。

一方、同図中の時刻Ｔ、〜Ｔ８に示すように、被演算信
号Ｂ　（ｎＴ）、　Ｒ（ｎＴ　）がＢ　（ｎＴ　）　＜
　Ｒ（ｎＴ　）の関係ならば極性信号Ｓｓｇ（ｎＴ）は
“Ｌ″レベルなり、制御回路３７からはスイッチング素
子３４ａ。

３４ｄを「オフ」、スイッチング素子３４ｂ、３４ｃを
「オン」に切換えさせる制御信号５ｃｈ（ｎＴ）が出力
される。したがって、差動増幅器３５の非反転入力端子
には被演算信号Ｂ（ｎＴ）が供給され、積分器３８には
それらの信号の差へＥ（ｎＴ）が供給される。そして、
上記したように積分器３８の容量素子４１にＲ（ｎＴ）
　−Ｂ（ｎＴ）に相当する電荷が蓄積される。

そして、この積分処理を周期Ｔ、毎に予め決められた画
素数分だけ行なうことにより基準部のイメージセンサ１
９と参照部のイメージセンサ１８の各画素に発生する被
写体像のパターンの第１番目のアナログ相関値Ｈ（１）
が演算され、時刻Ｌ５から所定の期間において更にＡ／
Ｄ変換器１６によりデジタル・データの相関値Ｈ（１）
として出力される。

次に、時刻ｔ６の直前で容量素子４１の電荷を放電した
後、時刻ｔ６〜ｔ、においで参照部１８のシフトレジス
タ部２４が全信号電荷を１ピッチ分だけ水平方向へ転送
し、基準部側のシフトレジスタ部２５は電荷の転送は行
わず、先の時刻も。〜ｔ６と同じ処理を行うことにより
第２番目の相関値Ｈ（２）をＡ／Ｄ変換器１６より出力
する。

この様に基準部１９のシフトレジスタ部２５の信号電荷
に対して参照部１８のシフトレジスタ部２４の信号電荷
を１ピッチ分づつ相対的に位相をづらしつつ順次に相関
値を求めることにより位相差の情報を含む相関値パター
ンＨ（１）、Ｈ（２）、・・・・・・・・・Ｈ（Ｌ）が
求められ、前記式（１）の結果を得ることができる。

この欅にこの実施例によれば、相関演算をアナログ信号
のままで行うので処理速度及び演算精度の向上を図るこ
とができ、該演算処理後の演算結果をＡ／Ｄ変換器によ
ってデジタル・、データに変換し、デジタル信号処理を
可能にしている。即ち、イメージセンサで検出した信号
を直ちにデジタル・データに変換してからデジタル相関
演算を行うことにより、この実施例の様にアナログ相関
演算の後に相関値をデジタル・データに変換する方が処
理速度、処理精度の点で優れ、又、高速かつ高価なＡ／
Ｄ変換器が必ずしも必要でなく、位相差検出装置のワン
チップ化を可能にする。

次にイメージセンサに関する他の実施例を第８図に基づ
いて説明する。まず構造を述べると、前記カメラの光学
系に配置されるセパレータレンズ〔第１３図参照〕によ
って結像される一対の被写体像を光電変換するための光
電変換素子群Ｄｂｌ〜Ｄ　ｂｎ＋　　Ｄｒｌ〜Ｄ　ｒｆ
ｆｉから成る第１の受光部５０及び第２の受光部５１を
有し、これらの受光部５０．５１は光軸に対して直交す
る方向に所定間隔り、、Ｌｘを置いて一列に延設されて
いる。例えば光変換素子Ｄ　ｂ　＋　〜Ｄ　ｈ　ｎ　’
　Ｄ　ｒ　Ｉ−Ｄ　ｒ　ｍの夫々のピッチ幅をＷとする
と、２Ｎ個の画素シフトをするために、間隔Ｌ２は間隔
Ｌ１にＮピッチ幅（ＮｘＷ）を加算した間隔〔即ちＬ２
＝Ｌ、　十ＮＸＷ）となるように設計されており、画素
列には左右に夫々Ｎ画素づつ付加されている。更に、各
々の受光部５０．５１に２６一 対して蓄積部５２．５３　　）ランスファーゲート５４
．５５及びシフトレジスタ部５６．５７が順に並設され
ている。

即ち、蓄積部５２．５３は光電変換素子Ｄ　ｂ　＋　”
”　Ｄ　ｂ　、、＋Ｄｒ１〜Ｄ　ｒｍに対応した電荷転
送エレメントＴｂｌ〜Ｔいｌ　Ｔｒ＋〜Ｔｒいを有する
ＣＣＤ　（電荷転送デバイス〕から成り、シフトレジス
タ部５６は電荷転送エレメントＴｂ＋〜Ｔい毎に信号電
荷を図中の矢印で示す垂直方向に進退移動させるｎ組の
ＣＣＤ群、シフトレジスタ部５７は電荷転送エレメント
　Ｔｒｌ〜Ｔ　ｒｍ毎に信号電荷を図中の矢印で示す垂
直方向に進退移動させるｎＭｉのＣＣＤ群から成る。換
言すれば、ｎ個のＣＯＤは相互に分離されており水平方
向への電荷転送を行わない。例えば電荷転送エレメント
Ｔｂｌに発生する信号電荷はトランスファゲートＴＧを
介してエレメントＣｂ　Ｉ　ｌ　〜Ｃ１１４から成るＣ
ＣＤに移されると、このＣＣＤ内においてのみ信号電荷
は垂直方向へ可逆転送され、他の電荷転送エレメントＴ
　ｂ　２１　Ｔ　ｂ　３１　”　”　ｌ　Ｔ　ｂ　ｎに
ついても同様に夫々特定のＣＣＤによって信号電荷が転
送される。又、−′他方の電荷転送エレメントＴ、、−
Ｔ−についても同様に、夫々４個のエレメントから成る
ＣＣＤがｎＭｉ形成され、矢印で示す垂直方向へのみ信
号電荷を転送する。尚、夫々のＣＣＤの転送動作は４相
駆動力式に基づく駆動信号φ１．φ２．φ３．φ４に同
期して同一周期で行われる。

更に、各々のＣＣＤの終端に位置する電荷転送エレメン
トＣ１１４〜Ｃｂｎ４．Ｃｒ１４〜Ｃｒｍ４に隣接して
フローティングゲートＦ　６１””　Ｆ　ｂｎ、　　Ｆ
　ｒｌ〜Ｆ　ｒｌイが形成され、夫々のフローティング
ゲートＦｂｌ〜Ｆ　ｂｎ、　　Ｆ　ｒ＋〜Ｆ−は、ゲー
トに制御信号ＣＥが供給されるＭＯ３型Ｆ　Ｅ　Ｔ　　
Ｍｂ＋−Ｍｂ、、、　Ｍ−＋〜Ｍ　ｒｐを介してリセッ
ト端子ＲＥＳに接続されると共にカウンタ６０，６１よ
り出力されるチャネル切換え信号Ｋｂ＋〜Ｋ　ｂｌｌ＋
　　Ｌｌ〜Ｋｒｆｆ１がゲート端子に印加されることに
よりマルチプレックス動作を行うＭＯ３型ＦＥＴ　　Ｑ
ｂＩ−Ｑｌ、、、、Ｑ、、〜Ｑ　ｒ　ｌＴｈを介して共
通接点Ｐ　ｂ、　Ｐ　、に接続され、共通接点Ｐｂ＋Ｐ
、は夫々インピーダンス変換回路５８．５９を介し−２
７＝ て出力端子Ｐ、。＋ＰｒＯに接続している。

インピーダンス変換回路５８．５９は共に同一の回路構
成から成り、電源■。、とアース端子間にドレイン・ソ
ース路を直列接続するＭＯ３型ＦＥＴＩ　ｂｌ＋　　ｒ
　ｂ２＋　　Ｉ　ｒｌ＋　　Ｉ　ｒｍと、ＭＯ３型ＦＥ
ＴＩ　ｂｌ＋　　Ｉ　ｒｌのゲー１−・ソース間に並列
接続されリフレッシュ信号φ□が印加されると共通接点
Ｐ。

ｐｒを電源■。、にクランプするＭＯ３型ＦＥＴＩ　ｂ
３＋　　Ｉ　ｒ３を有し、ＭＯ３型ＦＥＴ　　１．２．
Ｌ。

のゲートは所定電位にバイアスされている。

そして、出力端子ｐ　ｂＯ＋　　ｐ　ｒｏに発生した被
演算信号Ｂ　（ｔ）　、　Ｒ（ｔ）はアナログ相関演算
回路６２により差分演算が行われ、その結果上記式（１
）に基づく相関値Ｈ（Ｌ）が得られるようになっている
。

この実施例による位相差検出装置は、半導体集積回路装
置としてＩＣ化されるものであり、フローティングゲー
トＦ　ｂ＋〜Ｆ　ｂ、ｌ＋　　Ｆ　ｒ＋〜Ｆ　ｒｍの近
傍の構造を第９図の概略断面図に基づいて説明する。

尚、同図は第８図中のＹ−Ｙ線矢視断面を示すもので、
他のフローティングゲート近傍も同様の構＝２８− 造であるのでこれを代表して示すものとする。

第９図において、Ｎ型半導体基板の表面部分に形成され
たＰ型拡散ｉｉ　（Ｐ−Ｗｅｌｌ）の一部分に複数のＮ
“型層が形成されることで受光部５０　（５１）の光電
変化素子群Ｄｂ１〜Ｄ１．，２　Ｄｒ１〜Ｄｒ、、、が
構成される。又、半導体基板上にはＳｉＯ□層（図示せ
ず）を介して、蓄積部５２　（５３）の各電荷転送エレ
メントを構成する転送ゲート電極層Ｔｂｌ〜Ｔ　ｂ　ｎ
　＋Ｔｒｌ〜Ｔ１、トランスファゲート５４　（５５）
を構成するゲート電極層及び、シフトレジスタ部５６　
（５７）の各電荷転送エレメントを構成する転送ゲート
電極層が並設されている。更に、シフトレジスタ部５６
．５７の隣には、フローティングゲートＦｂｌ−ＦｂＩ
ｌ＋　Ｆ　ｒｌ”””’　Ｆ　ｒｍを構成するポリシリ
コン層及び、電源ＶＤＤにクランプされる電極層Ａｎが
積層されている。この電極層／ｌは、複数形成されるフ
ローティングゲートＦｂｌ〜Ｆ　ｂ　ｎ　＋　　Ｆ　ｒ
　Ｉ−Ｆ　ｒ　ｍの上面全体を覆うように形成されてい
る。そして、各フローティングゲートの一端にＭＯ３型
ＦＥＴ　　Ｍｂ＋〜Ｍｂゎ＋　Ｍ　ｒ　Ｉ−Ｍ　ｒ　Ｉ
Ｉが接続している。

ここで、リセット端子ＲＥＳに印加されるリセット信号
φＦＧを電源■。、と等しい電位にし同時に゛Ｈ゛レヘ
レベ制御信号ＣＢによりＭＯ３型ＦＥＴ　　Ｍ　ｂ　Ｉ
−Ｍ　ｂ　ｆｆｉ、　　Ｍ　、　ｌ−Ｍ　、　、、を介
してフローティングゲートＦｂｌ〜Ｆ　ｂｌｌ＋　　Ｆ
、ｌ〜Ｆ　ｒｍを電源ＶＤＤにクランプした後、再びＭ
Ｏ３型Ｆ　ＥＴ　　Ｍｂ、−Ｍｂ＋。

＋　Ｍｒ＋−Ｍｒ、、を遮断状態にすると、第９図中の
点線で示すように半導体基板内に深いポテンシャル井戸
が形成され、シフトレジスタ部５６　（５７）の信号電
荷がフローティングゲートＦ　ｂ　ｌ”　Ｆい＋Ｆｒｌ
〜Ｆ□下の領域へ流入する。この流入した信号電荷の夫
々の電荷量に応じた電圧変化が夫々フローティングゲー
１−Ｆｂ、−Ｆ、、、（Ｆ、、−Ｆ、、、）に生じ、受
光部５０　（５１）上の結像パターンを電圧信号として
検出することができる。

一方、リセット端子ＲＥＳをアース電位にし同時にＭＯ
３型ＦＥＴ　　Ｍｂ、　〜Ｍｂ、、Ｍ、、　〜Ｍ、、ｌ
をオンすることによりフローティングゲートＦｂｌ〜Ｆ
　ｂｎ＋　　Ｆ　ｒｌ　”　Ｆ　ｒｎを”　Ｌ　”　レ
ベルにすると、フローティングゲート下の領域のポテン
シャル井戸が浅くなり、再び、信号電荷をシフトレジス
タ部５６（５７）へ戻すことができる。このような信号
電荷の移動は非破壊的に行われるので、信号電荷の読出
しを何回も繰返すことができる。

そして、このようにフローティングゲートＦｂｌ〜Ｆ　
ｂ、ｌ＋　　Ｆｒｌ〜Ｆ　ｒｎを介して発生する信号を
ＭＯ８型Ｆ　ＥＴ　　Ｑｂ＋〜Ｑｂ−、Ｑｒ＋〜Ｑ　ｒ
　ｎのマルチプレックス動作により時系列の信号Ｂ　（
Ｕ　、　Ｒ（ｔ）に変換して、各出力端子Ｐ、。、Ｐｌ
。に出力する。

次に、かかる構成のイメージセンサの作動を第１０図に
示すタイミングチャートに基づいて説明する。

まず、時点ｔ０以前において、受光部５０．５１及び蓄
積部５２．５３が被写体像のパターンを光電変換するも
のとする。時点ｔ０において信号φＧが“Ｈ“レベルと
なってトランスフアゲ−）５４．５５が所定時間だけ導
通ずると、各エレメントＴｂＩ〜’ｒｂｎ、　Ｔｒｌ〜
Ｔ　ｒ　ｎの信号電荷は、期間ｔｏ　〜ｔ＋ニオイて、
“Ｈ”レベルとなる駆動信号φ１．φ２゜φ３によって
シフトレジスタ部５６．５７の第１ないし第３列目の転
送エレメントＣｂｌ菫〜Ｃｂｌｌ＋＋　Ｃｂ＋ｚ〜Ｃｂ
ｌｌＺ＋Ｃｂｌｌ−Ｃｂ、１３１Ｃｒ１１　”’Ｃｒｆ
ｉｌｌＣｒ１２〜ＣｒｌｔＺＩ　Ｃｒｌ　３〜Ｃｒｎ３
に発生した所定のポテンシャル井戸に転送される。

次に、期間ｔ、〜Ｌ２において信号φＦＧ、ＣＢが同時
にＨ“ルベルになることによってフローティングゲート
Ｆ　ｂ＋＝　Ｆ　Ｍ＋　　Ｆ　ｒｌ−Ｆ　ｒ、、が電源
電圧ＶＤＤにクランプされ、これによって夫々のフロー
ティングゲートがリセットされる。これと同時に期間ｔ
、〜Ｌ３において、信号φ１及びφ４が“Ｌ″レベル信
号φ２及びφ３がＨ”°レベルとなるので、シフトレジ
スタ部５６．５７の第２．第３列目の転送エレメントｃ
ｂ＋ｚ〜ｃｂｎＺ　、　　Ｃｂ＋ｓ〜Ｃｂｎ：＋　、　
　Ｃｒ１Ｚ〜Ｃｒｎｚ　＋　　Ｃｒ１３〜Ｃｒｎ３に信
号電荷が保持される。

次に、期間も３〜ｔ４において、信号φ１及びφ２が“
Ｌ゛レヘル信号φ３及びφ４が°′Ｈ°。

レベルとなってシフトレジスタ部５６　、５７の第３゜
第４列目の転送エレメントＣ１，３〜Ｃｂｎ＋＋Ｃｙ４
〜Ｃｂ　ｎ　４　、　　Ｃｒ　Ｉ３〜Ｃｒｎ３１　　Ｃ
ｒ１４〜Ｃｒ　ｎ　４に信号電荷が転送され、しだいに
フローテイングゲー）Ｆｂｌ−Ｆ、、、Ｆ、、−Ｆｒ、
に各信号電荷に相当する電圧信号が発生し始める。

次に、期間も４〜Ｌ５において、信号φ１．φ２及びφ
３が“Ｌ”ルベル、信号φ４が゛Ｈ′″レベルとなり、
更に時点も、の経過後には信号φ４も“Ｌ“ルベルとな
るので、各エレメントＴｂｌ〜Ｔ　ｂ　ｎ　＋　Ｔ　ｒ
　Ｉ−Ｔ　ｒ　ｎに発生した信号電荷が所定のフローテ
ィングゲート下のポテンシャル井戸に保持され、被写体
のパターンに対応した電圧が各フローティングゲートＦ
　ｂ＋−Ｆ　ｂｌ’ｌ＋　　Ｆ　ｒｌ〜Ｆ　ｒｌｌに発
生する。

次に、期間Ｌ６〜Ｌ７において、所定周期Ｔ３でカウン
タ６０，６１より出力される矩形状の切換信号Ｋｂｌ〜
Ｋ　ｂ　ｎｌ　＋　　Ｋ　ｒ　Ｉ　”’−Ｋ　ｒ　１１
に同期して順に導通・非導通するＭＯ３型ＦＥＴ　　Ｑ
ｂ＋〜Ｑ　ｂｍ＋　　Ｑｒ＋〜Ｑｒｆｆｌを介して、各
々のフローティングゲー）Ｆ、。

〜Ｆ、□、Ｆ、、−Ｆ、ゎに発生した電圧を接続点Ｐｂ
＋Ｐ、に出力させ、更にインピーダンス変換回路５８．
５９を介してアナログ演算手段６２へ時系列信号Ｂ　（
ｔ）　、　Ｒ（ｔ）として供給する。即ち、カウンタ６
゜はフローティングゲートＦ、１〜Ｆ１．、に夫々発生
するｎ個の電圧信号のうちｍ個〔ここでｍ＜ｎ）の電圧
信号を、カウンタ６１も同様にフローティングゲー）Ｆ
、、〜Ｆ　ｒｎのｎ個の電圧信号のうちｍ個（ｍ＜ｎ）
の電圧信号を夫々アナログ演算手段６２へ供給する。そ
して、アナログ演算手段６２はこれらの時系列信号Ｂ　
（ｔ）　、　Ｒ（ｔ）に基づいて差分演算を行い、最初
の相関値Ｈ（１）を出力する。尚、アナログ演算手段６
２としては、先の第５図の実施例が適用される。

次に、期間ｔｅ−ｔ、において、信号φ４が１１Ｈ”レ
ベルとなり、更に、期間も９〜ｔｏｏにおいて、信号φ
３及び信号φ、が”Ｈ″ルベルなる。同時に信号φＦＧ
が゛°Ｌルベル、信号ＣＥが°“Ｈ′ルヘルとなるので
、フローティングゲートＦ　ｙ〜Ｆ　ｂ、、、　　Ｆ　
ｒ＋”　Ｆ　ｒｎの電位ば下がり、シフトレジスタ部６
６、６７の第３．第４列目の転送エレメントＣｂ１３〜
Ｃｂｌ＋３　＋　　Ｃｂ＋４〜Ｃｂｎ＜＋Ｃｒ＋＋〜Ｃ
ｒｎ３）Ｃｒ１４〜Ｃｒ　ｎ　４にポテンシャル井戸が
形成される。したがって、フローティングゲート下の信
号電荷はこれらの第３．第４列目の転送エレメント下に
形成された所定のポテンシャル井戸へ戻される。

そして、更に期間ｔｌＱ〜ｔ１１において信号φ２及び
φ３が“Ｈ°゛レヘレベ信号φ４が“Ｌｏ”レベルとな
ることにより、シフトレジスタ部６６．６７の第２、第
３列目の転送エレメントＣｂｌ。〜Ｃｂ　ｎ　２　＋Ｃ
ｂ＋＋　〜ＣＭ３＋　ｃｒ１２−ｃｒｆｉ２　＋　　Ｃ
ｒ１３〜Ｃｒｎ＋の各ポテンシャル井戸へ戻されると共
に保持される。

次に、時刻ｔ１１ないしｔ＋ｚにおいて、先の期間ｔ、
ないしｔ６と同様の制御が行われ、時点ＬＩ２までに同
一の信号電荷による電圧信号を各フローティングゲート
Ｆ　ｂｌ”””　Ｆ　ｂｌｌ＋　　Ｆ　ｒ　ｌ””　Ｆ
ｒ１１に発生させる。この時、信号φ。およびφ１は“
Ｌ″レベルままであるため、−度転送されてきた信号電
荷は受光部５０．５１と蓄積部５２．５３の影響を受け
ないようになっており、一連の相関値演算が完了するま
でこれらの信号φ６及びφ１は“′Ｌ゛°レベルのまま
となる。

次に、期間ｔ１２〜ｔ１３において、カウンタ６ｏがら
先の期間ｔ６〜ｔ、で出力したのと同じタイミングのパ
ルス信号Ｋ　ｂ　Ｉ”−Ｋいが出力され、一方、カウン
タ６１からは、その発生タイミングは切換信号Ｋｂｌ−
Ｋｂ＋ｍと同期しているが、フローティングゲー１−Ｆ
、２かＦ４゜１までのｍ個の電圧信号を出力させるべく
、切換信号に、〜に、。１が出力される。

したがって、出力端子Ｐ、。にＢ　（ＩＬ　Ｂ　（２）
、・・・・・。

Ｂ　（ｍ）の時系列信号が発生するのに対し、出力端子
ｐ　ｒｏからはＲ（２）　、　Ｒ（３）　、・・・・Ｒ
（ｔ）　、　Ｒ（ｔ＋１）の相対的に位相が「１」ずれ
た時系列信号が発生する。そして、このように順次出力
される時系列信号Ｂ　（ｔ）　、　Ｒ（ｔ＋１）に基づ
いてアナログ演算手段５２は次の相関値Ｈ（２）を発生
する。

次に、時点ｔ１４ないしｔ１６において、先の期間ｔ８
ないしｔ１３と同様の制御が繰り返される。ただし、各
々のフローティングゲートＦｂｌ−Ｆｂｎ＋Ｆ　、　、
−Ｆ　、ｎに再び電圧信号が発生した時点ｔ１５からｔ
１６において、カウンタ６１は切換信号Ｋｒ３〜−３６
＝ Ｋ　ｒｆｆｉ＋２を順次に出力し、カウンタ６０は前周
期と同じく切換信号Ｋｂｌ−Ｋｂｍを出力する。したが
って出力端子Ｐ、。には時系列信号Ｂ　（１）、　Ｂ　
（２）、・・・。

Ｂ（ｔ）、出力端子ｐ　ｒｏには更に位相が「１」ずれ
た時系列信号Ｒ（３）　、　Ｒ（４）　、　’・・・・
、　　Ｒ（ｔ＋２）が発生し、アナログ演算手段６２は
これらの時系列信号Ｂ　（ｔ）　、　Ｒ（ｔ＋２）に基
づいて相関値Ｈ（３）を発生する。次の時点ｔ１７以降
も、期間ｔ１４ないしｔ１６と同様の処理が行われ、且
つカウンタ６１より出力される切換信号をカウンタ６０
よりの切換信号に対して順次位相をずらしつつ出力する
ことによって、アナログ演算手段６２は上記式（１）に
示す相関値Ｈ（Ｌ）を発生する。

このように、この実施例によれば、１対の被写体像のパ
ターンを光電変換し、これによって得られる信号電荷を
フローティングゲートを介して電圧信号として非破壊的
に読み出し、更にこの続出した信号を所定のタイミング
によって相対的に位相をずらした時系列信号Ｂ　（ｔ）
、　Ｒ（ｔ＋　Ｌ）　（Ｌは相対的な位相のずれを示す
〕に変換して出力するので、これらの時系列信号Ｂ　（
ｔ）　、　Ｒ（ｔ＋　Ｌ）に基づくアナログ演算を行っ
て高速かつ高精度の位相差検出を可能とする。更に、時
系列信号Ｂ　（ｔ）　、　Ｒ（ｔ＋Ｌ）を発生させるた
めの夫々の構造及び動作の整合性が極めて良く、特に、
シフトレジスタ部５６．５７の構成及び動作は相互に整
合性が良好であるため、演算精度の向上を図ることがで
きる。更に、制御が簡素化されると共に、集積回路技術
の最も優れた特徴である相対精度を有効利用した製造で
ある点も従来に無い優れた特徴を有するものである。

次にアナログ相関演算器の他の実施例を第１１図ないし
第１２図と共に説明する。この演算器は第２図又は第８
図等のイメージセンサから時系列的に出力される被演算
信号Ｒ（ｔ）　、　Ｂ　（ｔ）が供給される様になって
おり、端子ｐ　ｒｏは互いに直列接続されたスイッチン
グ素子７０、容量素子Ｃ３Ｉ及びスイッチング素子７１
を介して差動積分器７２の反転入力端子に接続され、容
量素子Ｃ３Ｉの両端がスイッチング素子７３．７４を介
してグランド端子に接続されている。一方、端子Ｐ　ｂ
ｏより延設された信号線が、互いに直列接続するスイッ
チング素子７５、容量素子Ｃ９２及びスイッチング素子
７６を介して差動積分器７２の反転入力端子に接続され
、容量素子Ｃｓ□の両端がスイッチング素子７７．７８
を介してグランド端子に接続されている。差動積分器７
２の反転入力端子と出力端子７９との間には、相互に並
列接続したスイッチング素子８０と容量素子口が接続さ
れている。

更に、出力端子Ｐ　ｒｏ＋　　Ｐ　ｂｏより延設された
信号線にはアナログコンパレータ８１の反転・非反転入
力端子が接続され、その出力端子がチャンネルセレクト
回路８２の入力端子に接続し該セレクト回路８２はスイ
ッチング素子７０，７１，７３，７４，７５．７６．７
７．７８の「オン」、「オフ」を制御するセレクト信号
ε。

１ε２．ＫＡ、ＫＢを発生する。

アナログコンパレータ８１は被演算信号のレベルがＲ（
ｔ）≧Ｂ（ｔ）の時は“′Ｈ″レヘレベＲ（ｔ）＜Ｂ（
ｔ）の時は“′Ｌ゛′のレベルの極性信号Ｓ６．、を出
力し、この極性信号Ｓ　ｇｌｌのレベルに従ってセレク
ト信号ε１．ε２＋　ＫＡ、ＫＢの電圧レベルが決定さ
れるようになっている。

次に、かかる構成の演算手段の作動を第１２図のタイミ
ングチャートに基づいて説明する。

まず、図示していないリセット手段よりのリセット信号
εＲ３Ｔによりスイッチング素子８０が「オン」となっ
て容量素子Ｃ１の不要電荷を放電した後、再びスイッチ
ング素子８０を「オフ」にして第１２図に示す動作が開
始される。

イメージセンサからは同図（Ａ）に示すように所定の周
期Ｔつで被演算信号Ｒ（ｔ）　、　Ｂ　（ｔ）が出力さ
れる。時刻ｔ１ないしｔ２の期間のように被演算信号が
Ｒ（ｔ）≧Ｂ　（ｔ）の関係にあると極性信号Ｓ、７は
”　Ｈ”となり、同図（Ｂ）　、　（Ｃ）　、　（Ｄ）
　、　（Ｅ）に示すような矩形波のセレクト信号ε１．
ε２．ＫＡ、ＫＢが発生される。ここでセレクト信号ε
１とε２、ＫＡとＫＢは相互に同時には“′Ｈ″とはな
らないタイミングで発生する。一方、時刻ｔ３ないしｔ
４の期間のように被演算信号がＲ（ｔ）　＜Ｂ（ｔ）の
関係にあると極性信号Ｓｇ１は“Ｌｏ”となり、時間ｔ
１ないしＬ２とは位相が逆のセレクト信号ＫＡ、ＫＢが
発生する。尚、セレクト信号ε１．ε２と極性信号Ｓ９
１のレベルにかかわらず同じタイミングで発生する。

これらのセレクト信号ε３．ε２．ＫＡ、ＫＢにより時
間も１〜ｔ２の前半の周期ＴＦＩではスイッチング素子
７４．７８及びスイッチング素子７０．７７が「オン」
となり、被演算信号Ｒ（ｔ）が容量素子Ｃ３Ｉに充電さ
れ、容量素子ＣＳＺの不要電荷が放電される。次に期間
も１〜ｔ２の後半周期Ｔ、１１においてはスイッチング
素子７３．７１が「オン」となるので容量素子Ｃ３１と
容量素子Ｃ１の電荷が結合され、更にこれと同時にスイ
ッチング素子７５．７６が「オン」、スイッチング素子
７７　、７８が「オフ」となるので、被演算信号Ｂ（ｔ
）が容量素子Ｃ３２を介して差動積分器７２へ供給され
る。この結果、次式（４）に示す電荷ｑ（ｔ）が容量素
子Ｃ１に蓄積される。

−４２＝ 一方、時刻ｔ３ないしｔ４のように被演算信号がＲ（ｔ
）　＜Ｂ（ｔ）の場合には、該期間も、〜ｔ４の前半の
周期ＴＦＺにおいてスイッチング素子７４゜７８及びス
イッチング素子７３．７５が「オン」となり、被演算信
号Ｂ（ｔ）が容量素子Ｃ３２に充電され、容量素子Ｃ３
Ｉの不要電荷が放電される。次に期間ｔ３〜ｔ４の後半
の周期Ｔ　Ｒ２においてはスイッチング素子７７．７６
が「オン」となるので容量素子Ｃ３Ｚと容量素子Ｃ１の
電荷が結合され、更にこれと同時にスイッチング素子７
０．７１が「オン」、スイッチング素子７３．７４が「
オフ」となるので、被演算信号Ｒ（ｔ）が容量素子Ｃ３
Ｉを介して差動積分器７２へ供給される。この結果、次
式（５）に示す電荷ｑ（ｔ）が容量素子Ｃ，に蓄積され
る。

・・・・・　（５） 」記名式（４）　、　（５）から明らかなように、この
演算手段は必ずレベルの大きな被演算信号からレベルの
小さな被演算信号を減算した値に相当する電荷を容量素
子ＣＩに蓄積するので、時系列の被演算信号Ｒ（１）、
・・°・・Ｒ（ｎ）、Ｂ（１）、・・・・Ｂ（ｎ）につ
いて処理を繰り返し行うと、次式（６）に示すように、
これらの信号の差の絶対値Ｈが出力端子７９に電圧とし
て得られる。

・・・・・・　（６） 次にイメージセンサの参照部で１ピッチ分電荷転送し、
その相互に位相のずれた信号電荷を時系列的に続出して
上記式（６）の演算処理を行う。この位相のずれは前記
の相対移動量りに相当し、この移動量りを順次変化させ
た時の相関値は次式（７）として得ることができ、出力
端子７９より電圧として検出される。

Ｈ（Ｌ）　− ・・・・（７） 即ち、上記式（７）は相関値Ｈ（１）　、　Ｈ（２）　
、・・・・−４３＝ Ｈ（Ｌ）をアナログ信号処理にて求められていることを
示す。

そしてこれらの相関値分布パターンから位相差の検出を
行うことができる。

（発明の効果） 以上説明したように、この発明によれば、被写体よりの
一対の光学像の相対的な位置を検出して合焦状態を識別
する位相差検出装置において、該一対の光学像を光電変
換し該光電変換により発生した一方の光学像に相当する
アナログ電気信号と他方の光学像に相当するアナログ電
気信号とを夫々非破壊的に且つ所定周期で相互に位相を
ずらして順次に出力するセンサ手段と、該センサ手段よ
り出力される上記一対のアナログ電気信号についての相
関値をアナログ相関演算するアナログ相関演算手段と、
該アナログ相関演算手段より出力される相関値をデジタ
ル信号に変換するＡ／Ｄ変換器とを具備し、光電変換に
より生じたアナログ信号のままで相関演算を行い、その
演算結果の相関値をデジタル信号に変換するので、演算
処理が高ＡＣ，− 速となり、且つアジタル信号に変換してからデジタル相
関演算を行う場合のような丸め誤差を生じないので高精
度の演算結果を得ることができる。

【図面の簡単な説明】

第１図は本発明の位相差検出装置の一実施例の構成を概
略的に示すブロック図、第２図は第１図のイメージ・セ
ンサの構造を更に詳しく示すブロック図、第３図は第２
図に示すイメージ・センサのシフトレジスタ部とフロー
ティイングゲートとの配列関係を説明するための説明図
、第４図はイメージ・センサの要部縦断面構造を示すた
めの縦断面図、第５図は第１図のアナログ相関演算器の
構成を示す回路図、第６図は第２図のイメージ・センサ
の作動を説明するためのタイミングチャート、第７図は
第５図のアナログ相関演算器の作動を説明するだめのタ
イミングチャート、第８図はイメージ・センサの他の実
施例の構造を示すブロック図、第９図は第８図のイメー
ジ・センサの縦断面構造を示すための縦断面図、第１０
図は第８図のイメージ・センサの作動を説明するための
タイミングチャート、第１１図はアナログ相関演算器の
他の実施例の構成を示す回路図、第１２図は第１１図の
アナログ相関演算器の作動を説明するためのタイミング
チャート、第１３図は従来の位相差検出装置を備える光
学系を示す概略構成図、第１４図は従来の位相差検出装
置の構成を概略的に示すブロック図である。 １．３．１４　　：イメージ・センサ １５：アナログ相関演算器 １６：Ａ／Ｄ変換器 １７：制御信号発生部 １９：参照イメージセンサ ２１：基準イメージセンサ ２２．２２　　：蓄積部 ２４．２５　　：シフトレジスタ部 Ｄ　ｒｌ〜Ｄ　ｒ＋ｌｌ、Ｄ　ｂｌ〜Ｄ　ｂｎ　’光電
変換素子Ｔ　ｒ　＋　〜Ｔ　ｒ　ｍ　）　Ｔ　ｂ　ｌ〜
Ｔ　ｂ　ｎ　：電荷転送エレメントＣｒｌ〜Ｃｒｌｌ＋
　　Ｃｂ　Ｉ　〜Ｃｂｎ　’シフトレジスタ部Ｆ　、、
−Ｆ　ｒｆｆｉ＋　　Ｆ　ｂｌ〜Ｆｂｌ、：フローティ
ングゲートＱｒＩ〜Ｑ　ｒｍ、Ｑｂ＋〜Ｑｂ、：ＭＯ３
型ＦＥＴ３０．３１　　：インピーダンス変換回路３２
．３３　　：サンプル・ホールド回路３４ａ〜３４ｄニ
スイツチング素子 ３５：差動増幅器 ３６：アナログ・コンパレータ ３７：制御回路 ３８：積分器 ３９：差動増幅器 ４０．４１　　：容量素子 ４２．４３，４４，４５．４６　ニスイツチング素子５
０．５１　　：受光部 ５２．５３　　：蓄積部 ５６．５７　　：シフトレジスフ部 ５８．５９　　：インピーダンス変換回路６０．６１　
　：カウンタ ６２：アナログ相関演算器 ７０．７１，７３，７４，７５，７６．７７．７８．８
０　ニスイツチング素子Ｃ３Ｉ、　　Ｃ３２，Ｃ１：容
量素子 ７９：差動積分器 ８１：アナログ・コンパレータ ８２：チャンネルセレクト回路 代理人　弁理士（８１０７）　　佐々木　清隆（ほか３
名） 第１図 １乙 第　　２

Claims (3)

【特許請求の範囲】
1. （１）被写体よりの一対の光学像の相対的な位置を検出
   して合焦状態を識別する位相差検出装置において、 前記一対の光学像を光電変換し該光電変換により発生し
   た一方の光学像に相当するアナログ電気信号と他方の光
   学像に相当するアナログ電気信号とを夫々非破壊的に且
   つ所定周期で相互に位相をずらして順次に出力するセン
   サ手段と、該センサ手段より出力される上記一対のアナ
   ログ電気信号についての相関値をアナログ相関演算する
   アナログ相関演算手段と、 該アナログ相関演算手段より出力される相関値をデジタ
   ル信号に変換するＡ／Ｄ変換器とを具備することを特徴
   とする位相差検出装置。
2. （２）前記センサ手段は、 前記一方の光学像を受光するように配列された光電変換
   素子群からなる第１の受光部と、該第１の受光部の各々
   の光電変換素子に生じる電荷信号を所定の配列方向へ転
   送させると共に、該電荷信号に対応する電気信号をＣＣ
   Ｄのフローティングゲートを介して並列的に出力する第
   １の信号読出部と、 前記他方の光学像を受光するように配列された光電変換
   素子群からなる第２の受光部と、該第１、２の信号読出
   部に出力された電気信号を所定周期で相互に位相を順次
   にずらして出力させることによって前記一方の光学像に
   相当するアナログ電気信号と他方の光学像に相当するア
   ナログ電気信号とを相互に位相をずらして出力させる制
   御手段とを具備したことを特徴とする請求項１記載の位
   相差検出装置。
3. （３）前記アナログ相関演算手段は、 複数の容量素子及びこれらの容量素子間を断接するスイ
   ッチング素子群とを有して前記一対のアナログ電気信号
   が供給されるスイッチトキャパシタ積分器を有し、 該一対のアナログ信号の大小関係を検出してこれらの信
   号の大小関係に基づいて上記スイッチング素子群のオン
   ・オフを制御すると共に、上記一対のアナログ信号の位
   相のずれ毎に該一対のアナログ信号の差の絶対値の積分
   値に相当する電荷を上記スイッチトキャパシタ積分器に
   発生させることにより一対のアナログ電気信号の相関値
   を演算することを特徴とする請求項１記載の位相差検出
   装置。