JP2652189B2

JP2652189B2 - 位相差検出装置

Info

Publication number: JP2652189B2
Application number: JP63054787A
Authority: JP
Inventors: 高三井田
Original assignee: Fuji Photo Film Co Ltd
Current assignee: Fujifilm Holdings Corp
Priority date: 1988-03-10
Filing date: 1988-03-10
Publication date: 1997-09-10
Anticipated expiration: 2012-09-10
Also published as: JPH01229568A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、カメラの自動焦点検出装置等に使用される
位相差検出装置に関する。

（従来の技術）従来、カメラの自動焦点検出装置は、第14図に示す構
成のものがあった。同図に基づいて構成を述べると、撮
影レンズ１の後方に位置するフィルム等価面２の更に後
方に、コンデンサレンズ３、セパレータレンズ４及び位
相差検出装置が順に配置されている。該位相差検出装置
は、セパレータレンズ４によって結像される一対の被写
体像を受光してこれを光電変換する線撮像デバイス5,6
と、該デバイス5,6の各画素に光度分布に応じて発生す
る電気信号に基づき合焦状態を判別する処理回路７より
構成されている。

線撮像デバイス5,6上の結像は、被写体像がフィルム
等価面２より前方に位置する前ピン状態にあっては光軸
８側に近づき、逆に後ピン状態にあっては光軸８より遠
ざかり、合焦状態では前ピンと後ピンの中間の所定の位
置となる。したがって、処理回路７が夫々の線撮像デバ
イス5,6より発生した電気信号に基づき、結像の光軸８
よりの位置を検出することで合焦状態を識別している。

線撮像デバイス5,6上の結像の相対位置を検出するた
めに位相差検出の手法が用いられる。この手法は、次式
（１）に示すように、線撮像デバイス5,6の各画素より
読出したデータを記憶装置等に一旦保持し、一方の線撮
像デバイスよりのデータを他方の線撮像デバイスのデー
タに対して順次に位相Ｌをずらしつつ差の積分値Ｈ
（Ｌ）〔Ｌは整変数である〕を演算し、この位相Ｌのず
れ毎に求まる値Ｈ（１）,H（２）,H（３）〜Ｈ（Ｌ）を
線撮像デバイス5,6上の一対の結像の相関とする。そし
て、相関値が最小（あるいは最大）となるまでのこれら
の相対移動量（位相差）に基づいて合焦状態を識別す
る。

ただし、Ｌは例えば１から９までの整変数であり、上
記の相対移動量に相当する。

第８図はこのように求まる相関値Ｈ（Ｌ）より合焦状
態を判別する手法を示す。例えば、Ｂ（Ｋ）を一方の線
撮像デバイス５の各画素より出力されたデータ、Ｒ（Ｋ
−Ｌ−１）を線撮像デバイス６の各画素より出力された
データとして、Ｌを１ないし９まで変化させる毎に上記
式（１）の演算を行なう。また、第15図（ａ）に示すよ
うに、相関値Ｈ（４）が最大のときに合焦状態であると
予め設定しておき、これによりずれた位置Ｌでの相関値
が最大値となれば、そのずれ量即ちＬ＝４までの位相差
をピントのずれ量として検出することができる。更に、
第15図（ｂ）のようにＬ＜４の時の相関値が最大値のと
きは前ピン状態、逆にＬ＞４のときは後ピン状態である
と判別する。

（発明が解決しようとする課題）しかしながら、上記のような従来の位相差検出装置に
あっては、解像度の限られた線撮像デバイスを用いて一
対の結像についての相関値を求め、この相関値により位
相差を判別するので、真の位相差を示す相関値が演算に
より求まる相関値の間に存在する場合であってもこれを
検出することが出来ない。

尚、この問題点を解決するために、画素をより微細に
して解像度を上げ、大量のデータに基づいて多段階の変
数Ｌについての相関値を演算することが考えられるが、
処理速度の低下や、回路規模が拡大する等の問題を招来
する。

本発明は、このような課題に鑑みて成されたものであ
り、ある限られた解像度の撮像デバイスを用いても該解
像度以上の精度の位相差検出を可能とする位相差検出装
置を提供することを目的とする。

（課題を解決するための手段）この目的を達成するために本発明は、一対の撮像デバ
イスより出力される一対の結像データについて相関値を
求めるアナログ相関演算手段と、一旦求まった複数の相
関値データの更に包絡線近似値を求めてその極小値又は
極大値となるときの位相を一対の結像の相対的な位置ず
れと判別する補完手段とを備えた。

（作用）このような手段を有する本発明にあっては、撮像デバ
イスの解像度で決まる各相関値について互いに隣合う相
関値の間の包絡線近似値を求めることで、実際の撮像デ
バイスの解像度に依存する位相毎の相関値により位相差
を検出するよりも高解像の位相差検出をおこなうことが
できる。とりわけ、アナログ相関演算手段が、被写体の
光電変換して得られるアナログ信号をそのまま相関演算
しているので、演算処理速度を高速にすると共に、高精
度の演算結果を出力できる。

（実施例）以下、本発明による位相差検出装置の一実施例を図面
と共に説明する。先ず、第１図に基づいて全体の構成を
述べると、13,14はイメージセンサ、15は夫々のイメー
ジセンサ13,14より出力される被写体像のパターンに相
当するアナログ信号Ｒ（ｔ）,B（ｔ）に基づいて上記式
（１）の相関値を演算するアナログ相関演算器、16はア
ナログ相関演算器15よりアナログ値として出力される相
関値をデジタル・データＨ（Ｌ）に変換するA/D変換
器、17は各回路の作動を制御するための特定タイミング
の制御信号を発生する制御信号発生部であり、これらの
全ての構成は例えば半導体集積回路技術のＣ−MOS製造
プロセス等によつて同一チツプ上に一体形成されてい
る。

次に、各構成を詳述する。先ず、イメージセンサ13,1
4の構造を第２図に基づいて説明する。同図において、1
8はイメージセンサ13に相当する参照イメージセンサ、1
9はイメージセンサ14に相当する基準イメージセンサで
あり、参照イメージセンサ18及び基準イメージセンサ19
はほぼ同じセル構成からなり、夫々の画素となる光電変
換素子D_r1〜D_rm,D_b1〜D_bnを有する受光部20,21と、夫々
の受光部20,21に発生する信号電荷を画素毎に蓄積する
ために設けられたCCDより成る蓄積部22,23と、蓄積部2
2,23より転送される信号電荷を取り込みこれらを水平方
向へ電荷転送するCCDで形成されたシフトレジスタ部24,
25で構成されている。

即ち、蓄積部22,23及びシフトレジスタ24,25は光電変
換素子D_r1〜D_rm,D_b1〜D_bnに対応した電荷転送エレメン
トT_r1〜T_rm,T_b1〜T_bn,C_r1〜C_rm,C_b1〜C_bnを有し、蓄積
部22,23は信号電荷をシフトレジスタ部24,25へ並列転送
し、シフトレジスタ部24はそれを水平方向へ転送する。
尚、後述するが、基準イメージセンサ側のシフトレジス
タ部25はシフトレジスタ部24と異なり信号電荷の水平方
向への転送を行わないようになっている。

26,27は、受光部20,21から蓄積部22,23へ信号電荷を
移動させるチャネル部の表面上に形成される導電層であ
り、ポリシリコン層で形成され、特定レベルのポテンシ
ャル障壁を形成する。

28,29は信号電荷の移動を制御するトランスファゲー
トである。

更に、夫々の電荷転送エレメントC_r1〜C_rm,C_b1〜C_bn
に隣接してフローティングゲートF_r1〜F_rm,F_b1〜F_bnが
形成され、夫々のフローティングゲートF_r1〜F_rm,F_b1〜
F_bnは、ゲートに制御信号CEが供給されるMOS型FET M_r1
〜M_rm,M_b1〜M_bnを介してリセツト端子RESに接続される
と共に、ゲートにチャネル切換信号CH₁〜CH_mが印加され
ることによりマルチプレックス動作を行なうMOS型FET
Q_r1〜Q_rm,Q_b1〜Q_bnを介して共通接点P_r,P_bに接続され、
共通接点P_r,P_bは夫々インピーダンス変換回路30,31を介
して接点P_r0,P_b0に接続している。

インピーダンス変換回路30,31は共に同一の回路構成
からなり、電源V_DDとアース端子間にドレイン・ソース
路を直列接続するMOS型FET I_r1,I_r2,I_b1,I_b2と、MOS型
FET I_r1,I_b1のゲート・ソース間に並列接続されリフレ
ッシュ信号φ_Ｒが印加されると共通接点P_r,P_bを電源V_DD
にクランプするMOS型FET I_r3,I_b3を有し、MOS型FET I
_r2,I_b2のゲートは所定電圧にバイアスされている。

次に、シフトレジスタ部24,25とフローティングゲー
トF_r1〜F_rm,F_b1〜F_bnの位置関係を第３図と共に説明す
る。

参照イメージセンサ18側の受光部20,蓄積部22,シフト
レジスタ部24の光電変換素子及び電荷転送エレメントは
共に等しいピッチ幅Ｗで48個ずつ形成され、両側の４個
ずつ部分から成る第1,第２ブロツクI_R,II_Rを除く40個の
部分から成る第３ブロツクIII_Rの電荷転送エレメントC
_r1〜C_r40にフローテイングゲートF_r1〜F_r40が併設さ
れ、更に32個のフローティングゲートF_r1〜F_r32から成
る第４ブロツクIV_Rと、残りの第５ブロツクV_Rに分類さ
れている。そして、フローティングゲートF_r1〜F_r40の
一端は、第２図のMOS型FET M_r1,M_r2,…を介してリセッ
ト端子RESに接続され、その内のフローティングゲートF
_r1〜F_r32が第２図のMOS型FET Q_r1〜Q_rmを介して接点P_r
に接続されている。即ち、第２図には、第３図の第3,第
４ブロックIII_R,IV_Rの部分を代表して示し、他のI_R,I
I_R,V_Rの部分の記載は省略してあるが、これらは信号電
荷を水平方向へ転送する際などに作動する予備の領域と
なつている。

一方、基準イメージセンサ19側の受光部21、蓄積部2
3,シフトレジスタ部25の光電変換素子及び電荷転送エレ
メントは共に等しいピッチ幅Ｗ（参照イメージセンサ18
側とも等しい）で40個ずつ形成され、両側の４個ずつの
部分から成る第1,第２ブロックI_B,II_Bを除く第３ブロッ
クIII_Bの電荷転送エレメントC_b1〜C_b32に隣接してフロ
ーティングゲートF_b1〜F_b32が併設されている。そし
て、フローティングゲートF_b1〜F_b32の夫夫々の一端
は、第２図のMOS型FET M_b1〜M_bn,Q_b1〜Q_bnに接続して
いる。即ち、第２図には第３図の第３ブロツクIII_Bにつ
いて示されている。

又、受光部20は光軸に対して距離L₁だけ離して形成さ
れ、受光部21は距離L₁に４ピッチ幅４・Ｗを加算した距
離L₂（＝L₁＋４・Ｗ）だけ離して形成されている。

次に、このイメージ・センサはアナログ相関演算器及
びA/D変換器とともに半導体集積回路装置としてワンチ
ップ化されるものであり、受光部20,21からフローティ
ングゲートF_r1〜F_rm（F_b1〜F_bn）にかけて示す第４図の
概略断面図に基づいて、その構造を説明する。

第４図において、Ｎ型半導体基板の表面部分に形成さ
れたＰ型拡散層（Ｐ−well）の一部に複数のN⁺型層が形
成されることで受光器20,21の光電変換素子群が構成さ
れている。

また、半導体基板上にはSiO₂層（図示せず）を介し
て、信号障壁部26,27、蓄積部22,23の各電荷転送エレメ
ントを構成する転送ゲート電極層、トランスファゲート
28,29を構成するゲート電極層および、シフトレジスタ
部24,25の各電荷転送エレメントを構成する転送ゲート
電極層が併設されている。更に、シフトレジスタ部24,2
5の隣りには、フローティングゲートF_r1〜F_rm,F_b1〜F_bn
を構成するポリシリコン層及び、電源V_DDにクランプさ
れる電極層Alが積層されている。この電極層Alは、複数
形成されるフローティングゲートF_r1〜F_rm,F_b1〜F_bnの
上面全体を覆うように形成されている。そして、各フロ
ーティングゲートの一端にMOS型FET M_r1〜M_rm M_b1〜M
_bnが接続している。

ここで、リセット端子RESに印加されるリセット信号
φ_FGを電源V_DDと等しい電位にして“H"レベルの制御信
号CEによりMOS型FET M_r1〜M_rm,M_b1〜M_bnを介してフロ
ーティングゲートF_r1〜F_rm,F_b1〜〜F_bnを電源V_DDにクラ
ンプした後、再びMOS型FET M_r1〜M_rm,M_b1〜M_bnを遮断
状態にすると、第４図中の点線で示すように半導体基板
内に深いポテンシャル井戸が形成され、シフトレジスタ
部24,25の信号電荷がフローティングゲート下の領域へ
流入する。この流入した信号電荷の夫々の電荷量に応じ
た電圧変化が夫々のフローティングゲート F_r1〜F
_rm（F_b1〜F_bn）に生じ、受光部20,21上の結像パターン
を電圧信号として検出することができる。

一方、リセット端子RESをアース電位にしてからMOS型
FET M_r1〜M_rm,M_b1〜M_bnをオンにすることによりフロー
ティングゲートF_r1〜F_rm,F_b1〜F_bnを“L"レベルにする
と、フローティングゲート下の領域のポテンシャル井戸
が浅くなり、再び信号電荷をシフトレジスタ部24,25へ
戻すことができる。このような信号電荷の移動は非破壊
的に行われるので、信号電荷の読出しを何回も繰り返す
ことができる。

そして、このようにフローティングゲートF_r1〜F_rm,F
_b1〜F_bnを介して発生する信号を、MOS型FET Q_r1〜Q_rm,
Q_b1〜Q_bnのマルチプレックス動作により時系列の信号Ｒ
（ｔ）,B（ｔ）に変換して各出力接点P_r0,P_b0に出力す
る。

次に、アナログ相関演算器15の構成を第５図に基づい
て説明する。

先ず、同図に基づいて構成を述べると、32,33はサン
プル・ホールド回路であり、イメージセンサからの被演
算信号Ｂ（ｔ）,R（ｔ）を所定のサンプリング周期毎に
サンプル・ホールドし、サンプリングにより得られる被
演算信号Ｂ（nT）,R（nT）を出力する。尚、Ｔはサンプ
リング周期、ｎはサンプリングの順番を示すものとす
る。34はチャネル切換え回路、35は差動増幅器であり、
チャネル切換え回路34はサンプル・ホールド回路32,33
よりの信号Ｂ（nT）,R（nT）を差動増幅器35の何れの入
力端子に供給するかの切換え動作を行い、差動増幅器35
は供給された信号間の振幅の差ΔＥ（nT）を出力する。
即ち、チャネル切換え回路34はスイッチング素子34a〜3
4dを有しており、図示するように、スイッチング素子34
a,34dが「オン」で、スイッチング素子34b,34cが「オ
フ」の時は、被演算信号Ｒ（nT）を差動増幅器35の非反
転入力端子に、被演算信号Ｂ（nT）を差動増幅器35の反
転入力端子にそれぞれ供給し、逆に、スイッチング素子
34a,34dが「オフ」で、スイッチング素子34b,34cが「オ
ン」の時は、被演算信号Ｂ（nT）を差動増幅器35の非反
転入力端子、被演算信号Ｒ（nT）を差動増幅器35の反転
入力端子にそれぞれ供給するようになつている。尚、こ
の切換え動作の制御は後述する制御回路37によって行な
われ、スイッチング素子34a,34dの組とスイッチング素
子34b,34cの組とは相互に逆のオン・オフ動作を行うよ
うになつている。

36はアナログ・コンパレータであり、被演算信号Ｒ
（nT）,B（nT）の大小関係を比較する。そして、Ｒ（n
T）≧Ｂ（nT）の場合には“H"レベル、Ｒ（nT）＜Ｂ（n
T）の場合には“L"レベルとなる極性信号S_gn（nT）を出
力する。

37は制御回路であり、極性信号S_gn（nT）のレベルに
応じてスイッチング素子34a〜34dの切換え動作を制御す
る制御信号S_ch（nT）を出力する。即ち、極性信号S
_gn（nT）が“H"レベルの時は、図示する様にスイッチン
グ素子34a〜34dを切換えさせ、極性信号S_gn（Ｔ）が
“L"レベルの時は、逆にスイツチング素子34a,34dを
「オフ」、スイッチング素子34b,34cを「オン」に切換
えさせる。この切換え動作によつて、常に差動増幅器35
の非反転入力端子に振幅の大きい方の被演算信号を、反
転入力端子に振幅の小さい方の被演算信号をそれぞれ供
給するようになつている。したがつて、差動増幅器35の
出力ΔＥ（nT）は被演算信号Ｂ（nT）,R（nT）の差の絶
対値|B（nT）−Ｒ（nT）｜となる。

38は積分器であり、差動増幅器39、容量素子40,41及
びスイッチング素子42〜46を備えている。即ち、差動増
幅器35の出力端子と差動増幅器39の反転入力端子との間
には、相互に直列接続されたスイッチング素子42、容量
素子40及びスイッチング素子43が設けられると共に、容
量素子40の両端とアース端子との間に一対の容量素子4
4,45が接続されている。更に、差動増幅器39の反転入力
端子と該出力端子との間に相互に並列に接続された容量
素子41及びスイッチング素子46が設けられている。そし
て、スイッチング素子42,45は制御回路37よりの制御信
号α_１によつてオン・オフの動作が制御され、スイッチ
ング素子43,44は制御信号α_２、スイッチング素子46は
制御回路信号α_Ｒによつてそれぞれ制御される。制御信
号α_１が“H"レベル、制御信号α_２が“L"となるとスイ
ッチング素子42,45のみが「オン」となつて、差ΔＥ（n
T）容量素子40に蓄積される。そして、次のタイミング
で制御信号α_１を“L"レベル、制御信号α_２を“H"レベ
ルに反転すると、スイッチング素子43,44のみが「オ
ン」となり、その結果、容量素子40と容量素子41が容量
結合して容量素子40に蓄積されていた差ΔＥ（nT）に相
当する電荷が容量素子41に転送・蓄積される。複数組の
被演算信号Ｂ（nT）,R（nT）について上記の処理を行う
と、次式（２）に示す様に、サンプリングタイミング毎
の差ΔＥ（nT）の積分値に相当する電荷が容量素子41に
蓄積されることとなる。

そして、被演算信号Ｂ（iT）,R（iT）の相互の位相θ
を変化させつつ同様の処理を行えば、となり、アナログ信号で相関値Ｈ（θ）を求めることが
できる。

次にかかる構成の位相差検出装置の作動を第６図及び
第７図のタイミングチャートに基づいて説明する。第１
図に示す制御信号発生部は上記説明した各種の制御信号
を発生し、時刻t₀に印加されたスタート信号STR〔カメ
ラのレリーズボタン等に連動して生じる〕に同期して演
算処理が開始する。まず、アナログ相関演算器15中のス
イッチング素子46がオンすることで容量素子41がリセッ
トされ、次にイメージセンサのリセット端子28,29へ一
定周期T_aのリセット信号φ_Ｒを印加することで不要電荷
を排除する。

又、時刻t₀からt₃までの期間、シフトレジスタ部24,2
5の各電荷転送エレメント〔第２図参照〕に４相駆動方
式に基づく電荷転送を１ピッチ分だけ行わせる４相クロ
ツク信号φ_r1〜φ_r4,φ_b1〜φ_b4が発生する。

この電荷転送エレメントによる電荷転送の間の時刻t₁
において、制御信号CEが“H"レベルとなつてMOS型FET
M_r1〜M_rm,M_b1〜M_bnがターンオンしている時にリセット
信号φ_FGが“L"から“H"レベルに反転することにより、
フローティングゲートF_r1〜F_r40,F_b1〜F_b32は電源電圧V
_DDの電位にクランプされ、時刻t₂において制御信号CEが
“L"レベルとなつて、MOS型FET M_r1,M_r2,…M_b1,M_b2,…
が高くインピーダンスとなることによりフローティング
ゲートはそのままの電位に保持される。これにより、フ
ローティングゲート下の半導体基板内には第４図に示す
ようなポテンシャル井戸が形成される。そして、時刻t₂
より若干前の時点でゲート信号TGによるトランスファゲ
ート28,29の導通が行われるので、蓄積部22,23の信号電
荷がシフトレジスタ部24,25の対応する電荷転送エレメ
ントへ移される。そして、電荷転送エレメントの転送動
作が時刻t₄において完了するまでに上記夫々のポテンシ
ャル井戸に信号電荷は更に移される。

次に、時刻t₄ないしt₅の期間において、チャネル切換
え信号CH₁〜CH₃₂が出力され、マルチプレクサ回路を構
成するMOS型FET Q_r1〜Q_rm,Q_b1〜Q_bnがターンオンさ
れ、各画素毎の時系列信号が接点P_r0,P_b0に出力され
る。接点P_r0,P_b0の信号波形は例えば第６図のCQiに示す
ように現れる。即ち、各フローティングゲートF_r1〜
F_rm,F_b1〜F_bnは画素毎の信号電荷に相当する電圧降下が
発生し、接点P_r0,P_b0には電源電圧V_DDを基準として該電
圧降下分だけ下がった電圧波形が現れる。

又、時刻t₄ないしt₅においては、接点P_r0,P_b0に現れ
る時系列信号Ｒ（ｔ）,B（ｔ）が第５図に示すアナログ
相関演算器15へ供給される。即ち、時刻t₄ないしt₅の期
間において、チャネル切換え信号CH₁〜CH₃₂が周期T_aで
切換る毎の被演算信号Ｒ（ｔ）,B（ｔ）がアナログ相関
演算器15に供給され、該周期T_aの間では第７図に示すタ
イミングで順次に差ΔＥ（nT_a）の積分値が容量素子41
に蓄積される。

まず、制御回路37よりサンプル・ホールド回路32,33
に所定間隔T₁〜T₂において“H"レベルとなるサンプル・
ホールド信号S_shを出力し、被演算信号Ｂ（nT）,R（n
T）を保持させる。ここで、被演算信号がＢ（nT）≧Ｒ
（nT）の関係ならば極性信号S_Sg（nT）は“H"レベルと
なり、制御回路37からはスイッチング素子34a 34dを
「オン」、スイッチング素子34b 34cを「オフ」に切換
えさせる制御信号S_ch（nT）出力される。したがって、
差動増幅器35の非反転入力端子には被演算信号Ｂ（n
T）、反転入力端子には被演算信号Ｒ（nT）が供給さ
れ、積分器38にはそれらの信号の差ΔＥ（nT）が供給さ
れる。この状態において、サンプリング動作が完了した
時点T₂から制御信号α₁,α_２が出力され、まず、時刻T₂
〜T₃の期間において制御信号α_１が“H"レベル、制御信
号α_２が“L"レベルとなることによりスイッチング素子
42,45のみが「オン」となつて、差ΔＥ（nT）が容量素
子40に蓄積される。次に、時刻T₃〜T₄の期間において制
御信号α_１が“L"レベル、制御信号がα_２が“H"レベル
となることによるスイッチング素子43,44のみが「オ
ン」となり、その結果、容量素子40と容量素子41とが容
量結合して容量素子40に蓄積されていた差ΔＥ（nT）に
相当する電荷が容量素子41に転送・蓄積される。

一方、同図中の時刻T₅〜T₈に示すように、被演算信号
Ｂ（nT）,R（nT）がＢ（nT）＜Ｒ（nT）の関係ならば極
性信号S_Sg（nT）は“L"レベルとなり、制御回路37から
はスイッチング素子34a,34dを「オフ」、スイツチング
素子34b,34cを「オン」に切換えさせる制御信号S_ch（n
T）が出力される。したがつて、差動増幅器35の非反転
入力端子には被演算信号Ｂ（nT）が供給され、積分器38
にはそれらの信号の差ΔＥ（nT）が供給される。そし
て、上記したように積分器38の容量素子41にＲ（nT）−
Ｂ（nT）に相当する電荷が蓄積される。

そして、この積分処理が周期T_a毎に予め決められた画
素数分だけ行なうことにより基準部のイメージセンサ19
と参照部のイメージセンサ18の各画素に発生する被写体
像のパターンの第１番目のアナログ相関値Ｈ（１）が演
算され、時刻t₅から所定の期間において更にA/D変換器1
6によりデジタル・データの相関値Ｈ（１）として出力
される。

次に、時刻t₆の直前で容量素子41の電荷を放電した
後、時刻t₆〜t₉において参照部18のシフトレジスタ部24
が全信号電荷を１ピツチ分だけ水平方向へ転送し、基準
部19側のシフトレジスタ部25は電荷の転送は行わず、先
の時刻t₀〜t₆と同じ処理を行うことにより第２番目の相
関値Ｈ（２）をA/Dを変換器16より出力する。

この様に基準部19のシフトレジスタ部25信号電荷に対
して参照部18のシフトレジスタ部24の信号電荷を１ピツ
チ分づつ相対的に位相をづらしつつ順次に相関値を求め
ることにより位相差の情報を含む相関値パターンＨ
（１）、Ｈ（２）、………Ｈ（Ｌ）が求められ、前記式
（１）の結果を得ることができる。

次に、補完演算部17を説明する。

補完演算部17は数値演算機能を有するALU（Arithmeti
c Logic Unit）とROM（Read Only Memory）を用いたフ
ァーム・ウェア等の組み合わせにより構成されている。
よって、所定タイミングに従って作動することにより、
後述する補完演算処理を行う。例えば、第８図に示すよ
うに、ある位相L_mにおいて最小の相関値Ｈ（L_m）がアナ
ログ相関演算器にて求まったとすると、その隣の位相L
_m-1における相関値Ｈ（L_m-1）と位相L_m+1における相関
値Ｈ（L_m+1）について次の近似値演算を行う。

先ず、相関値が、Ｈ（L_m-1）≧Ｈ（L_m+1）の関係にあ
るときは、相関値が、Ｈ（L_m-1）＜Ｈ（L_m+1）の関係のときは、の演算を行って、値X_mを求める。このX_mは位相L_mを中心
としてその隣りの位相L_m-1,L_m+1における相関値を結ぶ
斜線の交点までの差を示し、交点の位相をδL_mとする
と、 δL_m＝L_m＋X_m ‥‥（６）の関係にある。上記式（４）ないし（６）の演算を行う
ことにより、イメージ・センサの画素の解像度に依存す
る位相間を更に細かく解析し、予め設定されている合焦
時の位相からの位相差をより高い精度で検知することが
できる。

この様にこの実施例によれば、相関演算をアナログ信
号のままで行うので処理速度及び演算精度の向上を図る
ことができ、該演算処理後の演算結果をA/D変換器によ
ってデジタル・データに変換し、デジタル信号処理を可
能にし、更に補完演算により細かく位相差の検出をおこ
なうことができる。即ち、イメージセンサで検出した信
号を直ちにデジタル・データに変換してからデジタル相
関演算を行うより、この実施例の様にアナログ相関演算
の後に相関値をデジタル・データに変換する方が処理速
度、処理精度の点で優れ、又、高速かつ高価なA/D変換
器が必ずしも必要でなく、位相差検出装置のワンチップ
化を可能し、更に、補完により位相差検出の精度を向上
することができる。

次にイメージセンサに関する他の実施例を第９図に基
づいて説明する。まず構造を述べると、前記カメラの光
学系に配置されるセパレータレンズ〔第14図参照〕によ
って結像される一対の被写体像を光電変換するための光
電変換素子群D_b1〜D_bn,D_r1〜D_rmから成る第１の受光部5
0及び第２の受光部51を有し、これらの受光部50,51は光
軸に対して直交する方向に所定間隔L₁,L₂を置いて一列
に延設されている。例えば光変換素子D_b1〜D_bn・D_r1〜D
_rmの夫々のピッチ幅をＷとすると、2N個の画素シフトを
するために、間隔L₂は間隔L₁にＮピッチ幅（Ｎ×Ｗ）を
加算した間隔〔即ちL₂＝L₁＋Ｎ×Ｗ〕となるように設計
されており、画素列には左右に夫々Ｎ画素づつ付加され
ている。更に、各々の受光部50,51に対して蓄積部52,53
トランスファゲート54,55及びシフトレジスタ部56,57が
順に並設されている。

即ち、蓄積部52,53は光電変換素子D_b1〜D_bn,D_r1〜D_rm
に対応した電荷転送エレメントT_b1〜T_bn,T_r1〜T_rmを有
するCCD〔電荷転送デバイス〕から成り、シフトレジス
タ部56は電荷転送エレメントT_b1〜T_bn毎に信号電荷を図
中の矢印で示す垂直方向に進退移動させるｎ組のCCD
群、シフトレジスタ部57は電荷転送エレメントT_r1〜T_rm
毎に信号電荷を図中の矢印で示す垂直方向に進退移動さ
せるｎ組のCCD群から成る。換言すれば、ｎ個のCCDは相
互に分離されており水平方向への電荷転送を行わない。
例えば電荷転送エレメントT_b1に発生する信号電荷はト
ランスファゲートT_Gを介してエレメントC_b11〜C_b14から
成るCCDに移されると、このCCD内においてのみ信号電荷
は垂直方向へ可逆転送され、、他の電荷転送エレメント
T_b2,T_b3,……,T_bnについても同様に夫々特定のCCDによ
って信号電荷が転送される。又、他方の電荷転送エレメ
ントT_r1〜T_rmについても同様に、夫々４個のエレメント
から成るCCDがｎ組形成され、矢印で示す垂直方向への
み信号電荷を転送する。尚、夫々のCCDの転送動作は５
相駆動方式に基づく駆動信号φ₁,φ₂,φ₃,φ_４に同期し
て同一周期で行われる。

更に、各々のCCDの終端に位置する電荷転送エレメン
トC_b14〜C_bn4,C_r14〜C_rm4に隣接してフローティングゲ
ートF_b1〜F_bn,F_r1〜F_r1mが形成され、夫々のフローティ
ングゲートF_b1〜F_bn,F_r1〜F_rmは、ゲートに制御信号CE
が供給されるMOS型FET M_b1〜M_bn,M_r1〜M_rmを介してリ
セット端子RESに接続されると共にカウンタ60,61より出
力されるチャネル切換え信号K_b1〜K_bn,K_r1〜K_rmがゲー
ト端子に印加されることによりマルチプレックス動作を
行うMOS型FET Q_b1〜Q_bn,Q_r1〜Q_rmを介して共通接点P_b,
P_rに接続され、共通接点P_b,P_rは夫々インピーダンス変
換回路48,49を介して出力端子P_b0,P_r0に接続している。

インピーダンス変換回路58,59は共に同一の回路構成
から成り、電源V_DDとアース端子間にドレイン・ソース
路を直列接続するMOS型FET I_b1,I_b2,I_r1,I_r2と、MOS型
FET I_b1,I_r1のゲート・ソース間に並列接続されリフレ
ッシュ信号φ_Ｒが印加される共通接点P_b,P_rを電源V_DDに
クランプするMOS型FET I_b3,I_r3を有し、MOS型FET
I_b2,I_r2のゲートは所定電位にバイアスされている。

そして、出力端子P_bo,P_roに発生した被演算信号Ｂ
（ｔ）,R（ｔ）はアナログ演算手段62により差分演算が
行われ、その結果上記式（１）に基づく相関値Ｈ（Ｌ）
が得られるようになっている。

この実施例による位相差検出装置は、半導体集積回路
装置としてIC化されるものであり、フローティングゲー
トF_b1〜F_bn,F_r1〜F_rmの近傍の構造を第10図の概略断面
図に基づいて説明する。尚、同図は第９図中のＹ−Ｙ線
矢視断図を示すもので、他のフローティングゲート近傍
も同様の構造であるのでこれを代表して示すものとす
る。

第９図において、Ｎ型半導体基板の表面部分に形成さ
れたＰ型拡散層（Ｐ−Well）の一部分に複数のN⁺型層が
形成されることで受光部50（51）の光電変換素子群D_b1
〜D_bn,D_r1〜D_rmが構成される。又、半導体基板上にはSi
O₂層（図示せず）を介して、蓄積部52（53）の各電荷転
送エレメントを構成する転送ゲート電極層T_b1〜T_bn,T_r1
〜T_rm、トランスファゲート54（55）を構成するゲート
電極層及び、シフトレジスタ部56（57）の各電荷転送エ
レメントを構成する転送ゲート電極層が並設されてい
る。更に、シフトレジスタ部56,57の隣には、フローテ
ィングゲートF_b1〜F_bn,F_r1〜F_rmを構成するポリシリコ
ン層及び、電源V_DDにクランプされる電極層Alが積層さ
れている。この電極層Alは、複数形成されるフローティ
ングゲートF_b1〜F_bn,F_r1〜F_rmの上面全体を覆うように
形成されている。そして、各フローティングゲートの一
端にMOS型FET M_b1〜M_bn,M_r1〜M_rmが接続している。

ここで、リセット端子RESに印加されるリセット信号
φ_FGを電源V_DDと等しい電位にし同時に“H"レベルの制
御信号CEによりMOS型FET M_b1〜M_bn,M_r1〜M_rmを介して
フローティングゲートF_b1〜F_bn,F_r1〜F_rmを電源V_DDにク
ランプした後、再びMOS型FET M_b1〜M_bn,M_r1〜M_rnを遮
断状態にすると、第10図中の点線で示すように半導体基
板内に深いポテンシャル井戸が形成され、シフトレジス
タ部56（57）の信号電荷がフローティングゲートF_b1〜F
_bn,F_r1〜F_rm下の領域へ流入する。この流入した信号電
荷の夫々の電荷量に応じた電圧変化が夫々フローティン
グゲートF_b1〜F_bn（F_r1〜F_rn）に生じ、受光部50（51）
上の結像パターンを電圧信号として検出することができ
る。

一方、リセット端子RESをアース電位にし同時にMOS型
FET M_b1〜M_bn,M_r1〜M_rnをオンすることによりフローテ
ィングゲートF_b1〜F_bn,F_r1〜F_rnを“L"レベルにする
と、フローティングゲート下の領域のポテンシャル井戸
が浅くなり、再び信号電荷をシフトレジスタ部56（57）
へ戻すことができる。このような信号電荷の移動は非破
壊的に行われるので、信号電荷の読出しを何回も繰返す
ことができる。

そして、このようにフローティングゲートF_b1〜F_bn,F
_r1〜F_rnを介して発生する信号をMOS型FET Q_b1〜Q_bn,Q
_r1〜Q_rnのマルチプレックス動作により時系列の信号Ｂ
（ｔ）,R（ｔ）に変換して、各出力端子P_bo,P_roに出力
する。

次に、かかる構成のイメージセンサの作動を第11図に
示すタイミングチャートに基づいて説明する。

まず、時点t_o以前において、受光部50,51及び蓄積部5
2,53が被写体像パターンを光電変換するものとする。時
点t_oにおいて信号φ_Ｇが“H"レベルとなってトランスフ
ァゲート54,55が所定時間だけ導通すると、各エレメン
トT_b1〜T_bn,T_r1〜T_rnの信号電荷は、期間t_o〜t₁におい
て、“H"レベルとなる駆動信号φ₁,φ₂,φ_３によってシ
フトレジスタ部56,57の第１ないし第３列目の転送エレ
メントC_b11〜C_bn1,C_b12〜C_bn2,C_b13〜C_bn3,C_r11〜C_rn1,
C_r12〜C_rn2,C_r13〜C_rn3に発生した所定のポテンシャル
井戸に転送される。

次に、期間t₁〜t₂において信号φ_FG,CEが同時に“H"
レベルになることによってフローティングゲートF_b1〜F
_bn,F_r1〜F_rnが電源電圧V_DDにクランプされ、これによっ
て夫々のフローティングゲートがリセットされる。これ
と同時に期間t₁〜t₃において、信号φ_１及びφ_４が“L"
レベル、信号φ_２及びφ_３が“H"レベルとなるので、シ
フトレジスタ部56,57の第2,第３列目の転送エレメントC
_b12〜C_bn2,C_b13〜C_bn3,C_r12〜C_rn2,C_r13〜C_rn3に信号電
荷が保持される。

次に、期間t₃〜t₄において、信号φ_１及びφ_２が“L"
レベル、信号φ_３及びφ_４が“H"レベルとなってシフト
レジスタ部56,57の第3,第４列目の転送エレメントC_b13
〜C_bn3,C_b14〜C_bn4,C_r13〜C_rn3,C_r14〜C_rn4に信号電荷
が転送され、しだいにフローティングゲートF_b1〜F_bn,F
_r1〜F_rnに各信号電荷に相当する電圧信号が発生し始め
る。

次に、期間t₄〜t₅において、信号φ₁,φ_２及びφ_３が
“L"レベル、信号φ_４が“H"レベルとなり、更に時点t₅
の経過後には信号φ_４も“L"レベルとなるので、各エレ
メントT_b1〜T_bn,T_r1〜T_rnに発生した信号電荷が所定の
フローティングゲート下のポテンシャル井戸に保持さ
れ、被写体のパターンに対応した電圧が各フローティン
グゲートF_b1〜F_bn,F_r1〜F_rnに発生する。

次に、期間t₆〜t₇において、所定周期T_aでカウンタ6
0,61より出力される矩形状の切換信号K_b1〜K_bm,K_r1〜K
_rmに同期して順に導通・非導通するMOS型FET Q_b1〜
Q_bm,Q_r1〜Q_rmを介して、各々のフローティングゲートF
_b1〜F_bn,F_r1〜F_rmに発生した電圧を接続点P_b,P_rに出力
させ、更にインピーダンス変換回路58,59を介してアナ
ログ演算手段62へ時系列信号Ｂ（ｔ）,R（ｔ）として
供給する。即ち、カウンタ60はフローティングゲートF
_b1〜F_bnに夫々発生するｎ個の電圧信号のうちｍ個〔こ
こでｍ＜ｎ〕の電圧信号を、カウンタ61も同様にフロー
ティングゲートF_r1〜F_rnのｎ個の電圧信号のうちｍ個
〔ｍ＜ｎ〕の電圧信号を夫々アナログ演算手段62へ供給
する。そして、アナログ演算手段62はこれらの時系列信
号Ｂ（ｔ）,R（ｔ）に基づいて差分演算を行い、最初の
相関値Ｈ（１）を出力する。尚、アナログ演算手段62と
しては、先の第５図の実施例が適用される。

次に、期間t₈〜t₉において、信号φ_４が“H"レベルと
なり、更に、期間t₉〜t₁₀において、信号φ_３及び信号
φ_４が“H"レベルとなる。同時に信号φ_FGが“L"レベ
ル、信号CEが“H"レベルとなるので、フローティングゲ
ート F_b1〜F_bn,F_r1〜F_rnの電位は下がり、シフトレジスタ部6
6,67の第3,第４列目の転送エレメントC_b13〜C_bn3,C_b14
〜C_bn4,C_r13〜C_rn3,C_r14〜C_rn4にポテンシャル井戸が形
成される。したがって、フローティングゲート下の信号
電荷はこれらの第3,第４列目の転送エレメント下に形成
された所定のポテンシャル井戸へ戻される。

そして、更に期間t₁₀〜t₁₁において信号φ_２及びφ_３
が“H"レベル、信号φ_４が“L"レベルとなることによ
り、シフトレジスタ部66,67の第2,第３列目の転送エレ
メントC_b12〜C_bn2,C_b13〜C_bn3,C_r12〜C_rn2,C_r13〜C_rn3
の各ポテンシャル井戸へ戻されると共に保持される。

次に、時刻t₁₁ないしt₁₂において、先の期間t₁ないし
t₆と同様の制御が行われ、時点t₁₂までに同一の信号電
荷による電圧信号を各フローティングゲートF_b1〜F_bn,F
_r1〜F_rnに発生させる。この時、信号φ_Ｇおよびφ_１は
“L"レベルのままであるため、一度転送されてきた信号
電荷は受光部50,51と蓄積部52,53の影響を受けないよう
になっており、一連の相関値演算が完了するまでこれら
の信号φ_Ｇ及びφ_１は“L"レベルのままとなる。

次に、期間t₁₂〜t₁₃において、カウンタ60から先の期
間t₆〜t₇で出力したのと同じタイミングのパルス信号K
_b1〜K_bmが出力され、一方、カウンタ61からは、その発
生タイミングは切換信号K_b1〜K_bmと同期しているが、フ
ローティングゲートF_r2からF_rm+1までのｍ個の電圧信号
を出力させるべく、切換信号K_r2〜K_rm+1が出力される。
したがって、出力端子P_boにＢ（１）,B（２），……,B
（ｍ）の時系列信号が発生するのに対し、出力端子P_ro
からはＲ（２）,R（３），……Ｒ（ｔ）,R（ｔ＋１）の
相対的に位相が「１」ずれた時系列信号が発生する。そ
して、このように順次出力される時系列信号Ｂ（ｔ）,R
（ｔ＋１）に基づいてアナログ演算手段52は次の相関値
Ｈ（２）を発生する。

次に、時点t₁₄ないしt₁₆において、先の期間t₈ないし
t₁₃と同様の制御が繰り返される。ただし、各々のフロ
ーティングゲートF_b1〜F_bn,F_r1〜F_rnに再び電圧信号が
発生した時点t₁₅からt₁₆において、カウンタ61は切換信
号K_r3〜K_rm+2を順次に出力し、カウンタ60は前周期と同
じく切換信号K_b1〜K_bmを出力する。したがって出力端子
P_boには時系列信号Ｂ（１）,B（２），……,B（ｔ）、
出力端子P_roには更に位相が「１」ずれた系列信号Ｒ
（３）,R（４），……,R（ｔ＋２）が発生し、アナログ
演算手段62はこれらの時系列信号Ｂ（ｔ）,R（ｔ＋２）
に基づいて相関値Ｈ（３）を発生する。次の時点t₁₇以
降も、期間t₁₄ないしt₁₆と同様の処理が行われ、且つカ
ウンタ61より出力される切換信号をカウンタ60よりの切
換信号に対して順次位相をずらしつつ出力することによ
って、アナログ演算手段62は上記式（１）に示す相関値
Ｈ（Ｌ）を発生する。

このように、この実施例によれば、１対の被写体像の
パターンを光電変換し、これによって得られる信号電荷
をフローティングゲートを介して電圧信号として非破壊
的に読み出し、更にこの続出した信号を所定のタイミン
グによって相対的に位相をずらした時系列信号Ｂ
（ｔ）,R（ｔ＋Ｌ）〔Ｌは相対的な位相のずれを示す〕
に変換して出力するので、これらの時系列信号Ｂ
（ｔ）,R（ｔ＋Ｌ）に基づくアナログ演算を行って高速
かつ高精度の位相差検出を可能とする。更に、時系列信
号Ｂ（ｔ）,R（ｔ＋Ｌ）を発生させるための夫々の構造
及び動作の整合性が極めて良く、特に、シフトレジスタ
部56,57の構成及び動作は相互に整合性が良好であるた
め、演算精度の向上を図ることができる。更に、制御が
簡素化されると共に、集積回路技術の最も優れた特徴で
ある相対精度の有効利用した製造である点も従来に無い
優れた特徴を有するものである。

次にアナログ相関演算器の他の実施例を第12図ないし
第13図と共に説明する。この演算器は第２図又は第９図
等のイメージセンサから時系列的に出力される被演算信
号Ｒ（ｔ）,B（ｔ）が供給される様になっており、端子
P_roは互いに直列接続されたスイッチング素子70、容量
素子C_S1及びスイッチング素子71を介して差動積分器72
の反転入力端子に接続され、容量素子C_S1の両端がスイ
ッチング素子73,74を介してグランド端子に接続されて
いる。一方、端子P_roより延設された信号線が、互いに
直列接続するスイッチング素子75、容量素子C_S2及びス
イッチング素子76を介して差動積分器72の反転入力端子
に接続され、容量素子C_S2の両端がスイッチング素子77,
78を介してグランド端子に接続されている。差動積分器
72の反転入力端子と出力端子79との間には、相互に並列
接続したスイッチング素子80と容量素子C_Iが接続されて
いる。

更に、出力端子P_ro,P_boより延設された信号線にはア
ナログコンパレータ81の反転・非反転入力端子が接続さ
れ、その出力端子がチャンネルセレクト回路82の入力端
子に接続し該セレクト回路82はスイッチング素子70,71,
73,74,75,76,77,78の「オン」，「オフ」を制御するセ
レクト信号ε₁,ε₂,KA,KBを発生する。

アナログコンパレータ81は被演算信号のレベルがＲ
（ｔ）≧Ｂ（ｔ）の時は“H"レベル、Ｒ（ｔ）＜Ｂ
（ｔ）の時は“L"レベルの極性信号S_gnを出力し、この
極性信号S_gnのレベルに従ってセレクト信号ε₁,ε₂,KA,
KBの電圧レベルが決定されるようになっている。

次に、かかる構成の演算手段の作動を第13図のタイミ
ングチャートに基づいて説明する。

まず、図示していないリセット手段よりのリセット信
号ε_RSTによりスイッチング素子80が「オン」となって
容量素子C_Iの不要電荷を放電した後、再びスイッチング
素子80を「オフ」にして第13図に示す動作が開始され
る。

イメージセンサからは同図（Ａ）に示すように所定の
周期T_aで被演算信号Ｒ（ｔ）,B（ｔ）が出力される。時
刻t₁ないしt₂の期間のように被演算信号がＲ（ｔ）≧Ｂ
（ｔ）の関係にあると極性信号S_gnは“H"となり、同図
（Ｂ），（Ｃ），（Ｄ），（Ｅ）に示すような矩形波の
セレクト信号ε₁,ε₂,KA,KBが発生される。ここでセレ
クト信号ε_１とε_２、KAとKBは相互に同時には“H"とは
ならないタイミングで発生する。一方、時刻t₃ないしt₄
の期間のように被演算信号がＲ（ｔ）＜Ｂ（ｔ）の関係
にあると極性信号S_gnは“L"となり、時間t₁ないしt₂と
は位相が逆のセレクト信号KA,KBが発生する。尚、セレ
クト信号ε₁,ε_２と極性信号S_gnのレベルにかかわらず
同じタイミングで発生する。

これらのセレクト信号ε₁,ε₂,KA,KBにより時間t₁〜t
₂の前半の周期T_F1ではスイッチング素子74,78及びスイ
ッチング素子70,77が「オン」となり、被演算信号Ｒ
（ｔ）が容量素子C_S1に充電され、容量素子C_S2の不要電
荷が放電される。次に期間t₁〜t₂の後半周期T_R1におい
てはスイッチング素子73,71が「オン」となるので、容
量素子C_S1と容量素子C_Iの電荷が結合され、更にこれと
同時にスイッチング素子75,76が「オン」、スイッチン
グ素子77,78が「オフ」となるので、被演算信号Ｂ
（ｔ）が容量素子C_S2を介して作動積分器62へ供給され
る。この結果、次式（７）に示す電荷ｑ（ｔ）が容量素
子C_Iに蓄積される。

一方、時刻t₃ないしt₄のように被演算信号がＲ（ｔ）
＜Ｂ（ｔ）の場合には、該期間t₃〜t₄の前半の周期T_F2
においてスイッチング素子74,78及びスイッチング素子7
3,75が「オン」となり、被演算信号Ｂ（ｔ）が容量素子
C_S2に充電され、容量素子C_S1の不要電荷が放電される。
次に期間t₃〜t₄の後半周期T_R2においてはスイッチング
素子77,76が「オン」となるので容量素子C_S2と容量素子
C_Iの電荷が結合され、更にこれと同時にスイッチング素
子70,71が「オン」、スイッチング素子73,74が「オフ」
となるので、被演算信号Ｒ（ｔ）が容量素子C_S1を介し
て差動積分器72へ供給される。この結果、次式（８）に
示す電荷ｑ（ｔ）が容量素子C_Iに蓄積される。

上記式（７），（８）から明らかなように、この演算
手段は必ずレベルの大きな被演算信号からレベルの小さ
な被演算信号を減算した値に相当する電荷を容量素子C_I
に蓄積するので、時系列の被演算信号Ｒ（１），……Ｒ
（ｎ）,B（１），……Ｂ（ｎ）について処理を繰り返し
行うと、次式（９）に示すように、これらの信号の差の
絶対値Ｈが出力端子79に電圧として得られる。

次にイメージセンサの参照部で１ピッチ分電荷転送
し、その相互に位相のずれた信号電荷を時系列的に読出
して上記式（９）の演算処理を行う。この位相のずれは
前記の相対移動量Ｌに相当し、この移動量Ｌを順次変化
させた時の相関値は次式（10）として得ることができ、
出力端子79より電圧として検出される。

即ち、上記式（７）は相関値Ｈ（１）,H（２），……
Ｈ（Ｌ）をアナログ信号処理にて求められていることを
示す。

そしてこれらの相関値分布パターンから位相差の検出
を行うことができる。

（発明の効果）以上説明したように、この発明によれば、被写体より
の一対の光学像の相対的な位置を検出して合焦状態を識
別する位相差検出装置において、該一対の光学像を光電
変換し該光電変換により発生した一方の光学像に相当す
るアナログ電気信号と他方の光学像に相当するアナログ
電気信号とを夫々非破壊的に且つ所定周期で相互に位相
をずらして順次に出力するセンサ手段と、該センサ手段
より出力される上記一対のアナログ電気信号についての
相関値をアナログ相関演算するアナログ相関演算手段
と、該アナログ相関演算手段より出力される相関値をデ
ジタル信号に変換するA/D変換器と、そのデジタル信号
に基づいて実際に得られる位相差より更に細かい位相差
を近似法によって演算する補完手段とを具備し、光電変
換により生じたアナログ信号のままで相関演算を行い、
その演算結果の相関値をデジタル信号に変換するので演
算処理が高速となり、且つデジタル信号に変換してから
デジタル相関演算を行う場合のような丸め誤差を生じな
いので高精度の演算結果を得ることができ、更に、イメ
ージ・センサに基づく解像度よりも細かに位相差の推定
値を求めて検出精度の向上を図ることができる。

【図面の簡単な説明】

第１図は本発明の位相差検出装置の一実施例の構成を概
略的に示すブロック図、第２図は第１図のイメージ・セ
ンサの構造を更に詳しく示すブロック図、第３図は第２
図に示すイメージ・センサのシフトレジスタ部とフロー
ティングゲートとの配列関係を説明するための説明図、
第４図はイメージ・センサの要部縦断面構造を示すため
の縦断面図、第５図は第１図のアナログ相関演算器の構
成を示す回路図、第６図は第２図のイメージ・センサの
作動を説明するためのタイミングチャート、第７図は第
５図のアナログ相関演算器の作動を説明するためのタイ
ミングチャート、第８図は補完演算部の機能を説明する
説明図、第９図はイメージ・センサの他の実施例の構造
を示すブロック図、第10図は第９図のイメージ・センサ
の縦断面構造を示すための縦断面図、第11図は第９図の
イメージ・センサの作動を説明するためのタイミングチ
ャート、第12図はアナログ相関演算器の他の実施例の構
成を示す回路図、第13図は第12図のアナログ相関演算器
の作動を説明するためのタイミングチャート、第14図は
従来の位相差検出装置を備える光学系を示す概略構成
図、第15図は従来の位相差検出装置の構成を概略的に示
すブロック図である。 13,14:イメージ・センサ 15:アナログ相関演算器 16:A/D変換器 17:補完演算部 18:参照イメージセンサ 19:基準イメージセンサ 20,21:受光部 22,22:蓄積部 24,25:シフトレジスタ部 D_r1〜D_rm,D_b1〜D_bn:光電変換素子 T_r1〜T_rm,T_b1〜T_bn:電荷転送エレメント C_r1〜C_rm,C_b1〜C_bn:シフトレジスタ部 F_r1〜F_rm,F_b1〜F_bn:フローティングゲート Q_r1〜Q_rm,Q_b1〜Q_bn:MOS型FET 30,31:インピーダンス変換回路 32,33:サンプル・ホールド回路 34a〜34d:スイッチング素子 35:差動増幅器 36:アナログ・コンパレータ 37:制御回路 38:積分器 29:差動増幅器 40,41:容量素子 42,43,44,45,46:スイッチング素子 50,51:受光部 52,53:蓄積部 56,57:シフトレジスタ部 58,59:インピーダンス変換回路 60,61:カウンタ 62:アナログ相関演算器 70,71,73,74,75,76,77,78,80:スイッチング素子 C_S1,C_S2,C_I:容量素子 79:差動積分器 81:アナログ・コンパレータ 82:チャンネルセレクト回路

Claims

(57)【特許請求の範囲】

【請求項１】被写体よりの一対の光学像の相対的な位置
を検出して合焦状態を識別する位相差検出装置におい
て、前記一対の光学像を光電変換し該光電変換により発生し
た一方の光学像に相当するアナログ電気信号と他方の光
学像に相当するアナログ電気信号とを夫々非破壊的に且
つ所定周期で相互に位相をずらして順次に出力するセン
サ手段と、該センサ手段より出力される上記一対のアナログ電気信
号についての相関値をアナログ相関演算するアナログ相
関演算手段と、該アナログ相関演算手段より出力される相関値をデジタ
ル・データに変換するA/D変換器と、該複数のデジタル・データ列の包絡線近似値を求めて極
小値又は極大値となるときの位相差を前記一対の光学像
の相対的な位置ずれと判別する補完手段とを具備し、前記アナログ相関演算手段は、複数の容量素子及びこれ
らの容量素子間を断接するスイッチング素子群とを有し
て前記一対のアナログ電気信号が供給されるスイッチト
キャパシタ積分器を有し、該一対のアナログ電気信号の
大小関係を検出してこれらの信号の大小関係に基づいて
上記スイッチング素子群のオン・オフを制御すると共
に、上記一対のアナログ電気信号の位相のずれ毎に該一
対のアナログ電気信号の差の絶対値の積分値に相当する
電荷を上記スイッチトキャパシタ積分器に発生させるこ
とにより一対のアナログ電気信号の相関値を演算するこ
とを特徴とする位相差検出装置。