JPH01229569A - 位相差検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、カメラの自動焦点検出装置等に使用される位
相差検出装置に関する。

（従来の技術） 従来、カメラの自動焦点検出装置等は、第１１図に示す
構成のものがあった。同図に基づいて構成を述べると、
撮影レンズ１の後方に位置するフィルム等画面２の更に
後方に、コンデンサレンズ３、セパレータレンズ４及び
位相差検出装置が順に配置されている。該位相差検出装
置は、セパレータレンズ４によって結像される一対の被
写体像を複数の画素で受光してこれを光電変換する一対
の線撮像デバイス５．６と、該デバイス５．６の各画素
に発生する電気信号に基づき合焦状態を判別する処理回
路７より構成されている。

線撮像デバイス５，６上の結像は、被写体像がフィルム
等偏置２より前方に位置する前ピン状態にあっては光軸
側に近づき、逆に後ピン状態にあっては光軸より遠ざか
り、合焦状態では前ピンと後ピンの中間の所定の位置と
なる。したがって、処理回路７が夫々の線撮像デバイス
５．６より発生した電気信号Ｒ（ｔ）　、　Ｂ　（ｔ）
に基づき、結像の光軸よりの位置を検出することで合焦
状態を識別している。

線撮像デバイス５．６上の結像の相対位置を検出するた
めに位相差検出の手法が用いられる。この手法は、次式
（１）に示すように、線撮像デバイス５．６の各画素よ
り読出した信号Ｒ（ｔ）　、　Ｂ　（ｔ）を記憶装置等
に一旦保持し、一方の線撮像デバイス６よりの信号Ｒ（
ｔ）を他方の線撮像デバイス５の信号Ｂ（ｔ）に対して
順次に位相りをずらしつつ差の積分値Ｈ（Ｌ）（Ｌは整
変数である〕を演算し、この位相りのずれ毎に求まる値
Ｈ（１）、　Ｈ（２）、　Ｈ（３）〜Ｈ（Ｌ）を線撮像
デバイス５，６上の一対の結像の相関とする。そして、
相関値が最小（あるいは最大）となるまでのこれらの相
対移動量（位相差）に基づいて合焦状態を識別する。

Ｈ（Ｌ）＝Σ　ＩＢ（Ｋ）　　−Ｒ（Ｋ−Ｌ−１）　　
ｌ　　・・・・（１）ただし、Ｌは例えば１から９まで
の整変数であり、上記の相対移動量に相当する。

第１２図はこのように求まる相関値Ｈ（Ｌ）より合焦状
態を判別する手法を示す。例えば、Ｂ　（Ｋ）を一方の
線撮像デバイス５の各画素より出力されたデータ、Ｒ（
Ｋ−Ｌ−１）を他方の線撮像デバイス６の各画素より出
力されたデータとして、Ｌを１ないし９まで変化させて
位相を変える毎に上記式（１）の演算を行なう。また、
第１２図（Ａ）に示すように、相関値Ｈ（４）が最大の
ときに合焦状態であると予め設定しておき、これよりず
れた位ＩＬでの相関値が最大値となれば、そのずれ量即
ちＬ＝４までの位相差をピントのずれ量として検出する
ことができる。更に、第１２図（Ｂ）のようにＬ＜４の
時の相関値が最大値のときは前ピン状態、逆にＬ＞４の
ときは後ピン状態であると判別する。

（発明が解決しようとする課Ｈ） しかしながら、上記のような従来の位相差検出装置にあ
っては、上記（１）の相関演算を行うのに、マイクロ・
プロセッサ等を利用してデジタル信号処理を行っている
ので、線撮像デバイスより出力される信号を一旦Ａ／Ｄ
変換器にてデジタル・データに変換し、且つ大容量のメ
モリに記憶し、このメモリより再度データを読み出し上
記の位相をずらしつつ相関演算を行う必要があった。そ
して、この処理を高速に行うために高価なＡ／Ｄ変換器
と大規模のメモリを必要とし、装置の大型化及び複雑化
を招来するとともに、演算の為のプログラムの負担が大
きくなる等の問題があった。

本発明はこのような課題に鑑みてなされたものであり、
高速の位相差検出を可能にし、且つ半導体チップに一体
形成し得るような小型化を可能とする位相差検出装置を
提供することを目的とする。

（課題を解決するための手段） このような目的を達成するために本発明は、被写体より
の一対の光学像の相対的な位置を検出する位相差検出装
置において、前記一方の光学像を光電変換し該光電変換
により発生した信号電荷を保持して非破壊的に信号を出
力する複数の光電変換素子群を具備する第１のイメージ
・センサと、前記他方の光学像を光電変換し該光電変換
により発生した信号電荷を保持して非破壊的に信号を出
力する複数の光電変換素子群を具備する第２のイメージ
・センサと、上記第１のイメージ・センサの予め決めら
れた光電変換素子群を所定周期で水平走査して時系列の
第１の被演算信号を読み出すと共に、上記第２のイメー
ジ・センサの光電変換素子群を同周期で水平走査し且つ
１水平走査毎に位相をずらして水平走査することにより
第２の被演算°信号を読み出す走査手段と、第１．第２
の被演算信号についての相関値をアナログ相関演算する
アナログ相関演算手段とを具備した。

（作用） このような構成とした本発明によれば、受光によりイメ
ージ・センサに発生した信号電荷を非破壊的に何回でも
水平走査して読み出すことができるので、大規模な記憶
装置等を必要せず、更に、アナログ信号として出力され
る被演算信号をアナログ相関演算するので演算処理が高
速となる。

（実施例） 以下、本発明による位相差検出装置の一実施例を図面と
共に説明する。尚、自動焦点検出装置に適用した場合を
説明するものとする。自動焦点検出装置に適用した場合
の全体構成は従来例として説明した第１１図と同様であ
り、撮像レンズ、コンデンサ・レンズ、セパレータ・レ
ンズの更に後方に、Ｃ−ＭＯ３製造プロセス等により同
一チップに一体形成される第１図に示す位相差検出手段
が配置される。

先ず、第１１図の線撮像デバイス５．６に相当するイメ
ージ・センサの構造から説明する。第１図において、線
撮像デバイス５に相当する基準イメージ・センサ８と線
撮像デバイス６に相当する参照イメージ・センサ９を有
し、基準イメージ・センサ８は光軸に対して直交する方
向に一列に配列された複数の光電変換素子ＨＢ、−ＨＢ
、を有し、参照イメージ・センサ９も同様に光軸に対し
て直交する方向に一列に配列された複数の光電変換素子
ＨＲ，〜ＨＲ，を有し、夫々の光電変換素子ＨＢ、−Ｈ
Ｂ、及びＨＲ，〜ＨＲ，は図示するように光軸より所定
の距離Ｌ＋、Ｌｚづつ離して配置される。

各光電変換素子ＨＢ、〜ＨＢ、及びＨＲ，〜ＨＲ，は所
定のＭＯ３型スイッチング素子Ｍｂ。

〜Ｍ　ｂ　１１　＆　ヒＭ　ｒ　＋〜Ｍｒ、のソース・
ドレイン路を介して共通接点Ｐｂｏ、Ｐ−０に接続する
と共に、後述するバイアス設定の為のリセット信号φｊ
ｌＳＴが印加されるようになっている。また、ＭＯ３型
スイッチング素子Ｍ　ｂ　＋〜Ｍｂ、１及びＭ　ｒ　＋
〜Ｍｒｗ、の各ドレイン接点は所定値の抵抗を介して定
電圧電’ｌｆＸ　Ｖ　ｏ　ｏに接続すると共に、後述す
るアナログ演算回路の入力接点に接続される。

ｔｏ、　ｔｔはシフト・レジスタであり、一方のシフト
・レジスタ１０はＭＯ３型スイッチング素子Ｍｂ。

〜Ｍｂ、を１個づつ順次に所定のタイミングでオン・オ
フさせる制御信号φ３１〜φｌｒ＋を発生し、他方のシ
フト・レジスタ１１はＭＯ３型ニイッチング素子Ｍｒ＋
〜Ｍ　ｒ　ｓを１個づつ順次に制御信号φ８Ｉ〜φＢイ
と同じタイミングでオン・オフさせる制御信号φ８．〜
φ、を発生する。即ち、シフトレジスタ１０．１１はＭ
Ｏ３型スイッチング素子Ｍｂ。

〜Ｍｂ、、Ｍｒ、〜Ｍｒ、を予め決められた周期で水平
走査することとなり、共通接点Ｐ、。、Ｐ、、。

には各光電変換素子に発生した信号が時系列的な信号Ｂ
（ｔ）　、　Ｒ（ｔ）となって現れる。

１２はタイミング制御回路であり、第１図に示す全回路
の全動作を所定タイミングに従って制御する為の各種制
御信号を発生する。

１３はアナログ演算回路であり、共通接点Ｐ、。。

Ｐｒ０に発生する時系列の信号Ｂ　（ｔ）　、　Ｒ（ｔ
）についてのアナログ相関演算を行い、アナログ値の相
関演算結果Ｈ（Ｌ）を出力する。

次に、各光電変換素子ＨＢ、〜ＨＢ、及びＨＲ。

〜ＨＲ，の構造を説明する。これらの光電変換素子は、
例えば、特開昭５８−１０５６７２号公報に開示された
非破壊型の素子を適用し、第２図に基づいてその構造を
説明する。尚、夫々の光電変換素子は同一のセル構造か
ら成るので、第２図はこれらの光電変換素子の１個につ
いてのみ代表して示す。

同図において、１４はｎ゛型不純物層、１５は不純物濃
度の極めて薄いｎ−型真正半導体層であり、夫々積層し
て形成されている。一方の真正半導体層１５の表面部分
には極めて不純物濃度の高いｐ゛型不純物領域１６．１
７が埋設されると共に、これらの領域１６と１７との間
にｎ゛型不純物領域１８が埋設されている。ｎ゛型不純
物領域１８の上部には例えばポリシリコンやアルミニウ
ム等から成る電極１９が接続し、ソース接点を形成して
いる。ｐ゛型不純物領域１６．１７の上部にはシリコン
窒化膜などの絶縁層２０．２１及び透明電極層２８．２
９が順次に積層され、透明電極層２２．２３がゲーゲー
ト接点となっており、ｎ゛型不純物層１４の底部の一例
端がドレイン接点となっている。尚、真正半導体層１５
の表面の残余の部分はシリコン酸化膜２４で被覆されて
いる。更に、透明電極（ゲート接点）　２２．２３には
りセント時に所定電位にバイアスするためのバイアス信
号φ６．を印加するための配線が接続され、ソース接点
１９とドレイン接点との間には、図示するように、定電
圧電源２５と抵抗２６及びＭＯ３型スイッチング素子２
７が直列に接続され、ＭＯ３型スイッチング素子２７と
抵抗２６との交点が信号出力接点２８となっている。こ
こで、ＭＯ３型スイッチング素子２７が第１図のスイッ
チング素子Ｍｂｌ〜Ｍｂ、及びＭ　ｒ　＋　〜Ｍ　ｒ、
に相当し、抵抗２６が各スイッチング素子ＴＭｂ、〜　
Ｍｂｌ、及びＭｒ。

〜Ｍｒ、と電源■。。間に接続する抵抗に相当し、信号
出力接点２８が共通接点Ｐ、。　ｐ、。に相当する。

第３図は第２図に示すセンサの等価回路を示し、図示の
ゲート容量Ｃはｐ゛型不純物領域１６．１７と透明電極
２２．２３間に形成されるものであり、Ｔｒはソース接
点１９とドレイン接点との間で形成される素子に相当し
、後述する様にゲート容量Ｃに蓄積される信号電荷量に
比例する電流を増幅して流す特性を有する。

次に、かかる構造のセンサの作動を説明する。

先ず、透明電極層２２．２３を信号φＲ３Ｔによって所
定電位にバイアスする。このバイアスを行った後、外部
から光りを受光しない場合は、真正半導体Ｎ１５中に埋
設される不純物濃度の高いｐ゛型不純物領域１６．１７
のために、真正半導体層１５中には第２図中の点線で示
すように、ソース・ドレインを遮断する障壁が形成され
、ソース・ドレイン間はピンチ・オフ状態となってほぼ
無限大の高インピダンスとなる。

次に、このバイアス状態で位相検出のための被写体像よ
りの光学像ｈνを透明電極層２２．２３の表面に照射す
ると、この光りｈνによって励起された電荷がゲート容
１ｃに蓄積され、照射を停止するまでの間の受光量に相
当する信号電荷を放電することなく保持する。ゲート容
量Ｃに保持される電荷量が次第に増加すると、それに比
例して第２図の障壁部のフェルミ・レベルが下がるので
、ソース・ゲート間のインピーダンスがそれに比例して
低下する。この状態でＭＯ３型スイッチング素子２７の
ゲートに制御信号φ、Ｉ〜φ、あるいはφ。

〜φ、を印加してオンさせると、電源２８から該インピ
ーダンスに比例した電流がソース・ドレイン間を流れ、
接点２Ｂ（Ｐｂ、、Ｐ、。）に信号電荷量に比例する電
圧が発生する。

また、所定時間の受光動作（露光動作）を行った後、シ
ャッター等で受光動作を停止すると、該受光期間に比例
する信号電荷量が放電することなくゲート容量Ｃに保持
され、上記ソース・ドレイン間のインピーダンスも該信
号電荷量に比例する一定値に保持される。即ち、ソース
・ドレイン間はゲート容量Ｃと容量結合しているだけな
ので、第３図に示す素子Ｔｒのゲート容量Ｃから見たと
きの入力インピーダンスがほぼ無限大であり、容ｌｃの
信号電荷は放電することなく保持され、更に、ＭＯ３型
スイッチング素子２７のゲートに制御信号φ８Ｉ〜φ３
、あるいはφ□〜φ、を再度印加すれば、何回でも信号
電荷に相当する電圧信号を接点２８より読み出すことが
できる。このように、この光電変換素子は一度受光した
信号を非破壊的に繰返し読出すことができる機能を有し
ている。

再び第１図に戻って説明するに、第２図で説明した各光
電変換素子ＨＢ、〜ＨＢｆｉ及びＨＲ，〜ＨＲ，は特定
のＭＯ３型スイッチング素子Ｍｂ。

〜Ｍｂ、及びＭｒ、〜Ｍｒ、に接続され、シフト・レジ
スタ１０．１１よりの制御信号φ８１〜φ、、φ□〜φ
、に同期して各画素の信号電荷に相当する電圧の信号が
時系列的に共通接点Ｐ、。、ＰｒＯに発生する。即ち、
シフト・レジスタ１０．１１は同一の周期の制御信号φ
、〜φ□　、φＲ１〜φ□でもって所定側の光電変換素
子から順に水平走査する。

更に、水平走査のタイミングを詳述するに、基準イメー
ジ・センサ８と参照イメージ・センサ９からは同数の光
電変換変換素子の信号電荷が読み出される。但し、参照
イメージ・センサ９は１回の水平走査を行う毎に水平方
向に１ピツチずらした信号を読み出すのに対し、基準イ
メージ・センサ８は常に同一の光電変換素子群から信号
を読み出す。例えば、第１回目の水平走査において、基
準イメージ・センサ８のＨＢ、〜ＨＢ、、ｌｌ即ちに個
の光電変換素子を、参照イメージ・センサ９のＨＲ１〜
ＨＲ，、に同じくに個の光電変換素子を水平走査し、第
２回目の水平走査では、基準イメージ・センサ８のＨＢ
、〜ＨＢ、、アの走査を繰り返し、一方の参照イメージ
・センサ９は１ピツチずらしてＨＲ，。１〜ＨＲ，、ｋ
。１の走査を行い、このように参照イメージ・センサ９
の光電変換素子群の位相を１ピンチずらしつつ水平走査
する。この結果、上記式（１）中の時系列信号Ｂ　（Ｋ
）が基準イメージ・センサ８から出力され、信号Ｒ（Ｋ
−Ｌ−１）が参照イメージ・センサ９から出力される。

尚、しは水平走査の順番であり位相のずれに相当する。

そして、これらの時系列信号がアナログ演算回路１３に
入力される。

次に、アナログ演算回路１３の構成を説明する。

尚、各水平走査期間において基準イメージ・センサ８と
参照イメージ・センサ９がら出力される被演算信号をＲ
（ｔ）　、　Ｂ　（ｔ）として説明する。

イメージ・センサの出力端子Ｐ　ｒｏは互いに直列接続
されたスイッチング素子３ｏ、容量素子ＣＳｔ及びスイ
ッチング素子３１を介して差動積分器３２の反転入力端
子に接続され、容量素子Ｃ３Ｉの両端がスイッチング素
子３３．３４を介してグランド端子に接続されている。

一方、端子Ｐ　ｂｏより延設された信号線が、互いに直
列接続するスイッチング素子３５、容量素子Ｃ３２及び
スイッチング素子３６を介して差動積分器３２の反転入
力端子に接続され、容量素子Ｃ８の両端がスイッチング
素子３７．３８を介してグランド端子に接続されている
。差動積分器３２の反転入力端子と出力端子３９との間
には、相互に並列接続したスイッチング素子４０と容量
素子Ｃ１が接続されている。

更に、出力端子Ｐ２゜、　　Ｐｂ。より延設された信号
線にはアナログコンパレータ４１の反転・非反転入力端
子が接続され、その出力端子がチャンネルセレクト回路
４２の入力端子に接続し、該セレクト回路４２はスイッ
チング素子３０，３１，３３，３４．３５．３６．３７
゜３８の「オン」、「オフ」を制御するセレクト信号ε
１　、ε、、ＫＡ、ＫＢを発生する。アナログコンパレ
ータ４１は被演算信号のレベルがＲ（ｔ）≧Ｂ（ｔ）の
時は“Ｈ”レベル、　Ｒ（ｔ）　＜Ｂ（ｔ）の時は“′
Ｌ″のレベルの極性信号Ｓ　９１１を出力し、この極性
信号Ｓ　９１１のレベルに従ってセレクト信号ε。

、ε、、ＫＡ、ＫＢの電圧レベルが決定されるようにな
っている。

次に、かかる構成のアナログ演算回路の作動を第５図の
タイミトングチャートに基づいて説明する。

まず、図示していないリセット手段よりのリセット信号
Ｒ３によりスイッチング素子４ｏが　「オン」となって
容量素子ＣＩの不要電荷を放電した後、再びスイッチン
グ素子４０を「オフ」にして第５図に示す動作が開始さ
れる。

イメージセンサからは同図（Ａ）に示すように所定の周
期Ｔ、で各光電変換素子から被演算信号Ｒ（ｔ）　、　
Ｂ　（ｔ）が出力されるものとする。時刻ｔ１ないしｔ
２の期間のように被演算信号がＲ（ｔ）≧Ｂ（ｔ）の関
係にあると極性信号３９Ｒは“Ｈ”となり、同図（Ｂ）
　、　（Ｃ）　、　ＣＤ）　、　（Ｅ）に示すような矩
形波のセレクト信号ε１．ε２．ＫＡ、ＫＢが発生され
る。

ここでセレクト信号ε、とε２はＫＡとＫＢは相互に同
時には“Ｈ”とはならないタイミングで発生する。一方
、時刻ｔ３ないしｔ４の期間のように被演算信号がＲ（
ｔ）　＜Ｂ（ｔ）の関係にあると極性信号Ｓ　ｇｎは“
し“となり、時間ｔ１ないしＬ２とは位相が逆のセレク
ト信号ＫＡ、ＫＢが発生する。尚、セレクト信号ε１．
ε２と極性信号ｓ９、のレベルにかかわらず同じタイミ
ングで発生する。

これらのセレクト信号ε３．εｚ＋ＫＡ＋　　ＫＢによ
り時間ｔ１〜ｔ２の前半の周期ＴＦＩではスイッチング
素子３４．３８及びスイッチング素子３０．３７が「オ
ン」となり、被演算信号Ｒ（ｔ）が容量素子Ｃ３１に充
電され、容量素子Ｃ３２の不要電荷が放電される。次に
期間し１〜ｔ２の後半周３ｔＪｌＴ□においてはスイッ
チング素子３１．３３がＦオン」となるので容量素子Ｃ
３Ｉと容量素子ＣＩの電荷が結合され、更にこれと同時
にスイッチング素子３５．３６が「オン」、スイッチン
グ素子３７　、３８が「オフ」となるので、被演算信号
Ｂ（ｔ）が容量素子ＣＳＺを介して差動積分器３２へ供
給される。この結果、次式（２）に示す電荷ｑ（ｔ）が
容量素子ＣＩに蓄積される。

一方、時刻ｔユないしｔ４のように被演算信号がＲ（ｔ
）　＜Ｂ（ｔ）の場合には、該期間ｔ３〜ｔ４の前半の
周期ＴＦ２においてスイッチング素子３４゜３８及びス
イッチング素子３３．３５が「オン」となり、被演算信
号Ｂ（ｔ）が容量素子Ｃ３□に充電され、容量素子Ｃ５
Ｉの不要電荷が放電される。　次に期間ｔ３〜ｔ４の後
半の周期Ｔ、Ｉ□においてはスイッチング素子３６．３
７が「オン」となるので容量素子Ｃ３２と容量素子Ｃ３
の電荷が結合され、更にこれと同時にスイッチング素子
３０．３１が「オン」、スイッチング素子３３．３４が
「オフ」となるので、被演算信号Ｒ（ｔ）が容量素子Ｃ
３Ｉを介して差動積分器３２へ供給される。この結果、
次式（３）に示す電荷ｑ（ｔ）が容量素子　Ｃ１に蓄積
される。

上記式（２）　、　（３）から明らかなように、この演
算手段は必ずレベルの大きな被演算信号からレベルの小
さな被演算信号を減算した値に相当する電荷を容量素子
Ｃ，に蓄積するので、時系列の被演算信号Ｒ（１）、　
・”・・Ｒ（ｎ）、　Ｂ　（１）、”・・Ｂ　（ｎ）に
ついて処理を繰り返し行うと、次式（４）に示すように
、これらの信号の差の絶対値Ｈが出力端子３９に電圧と
して得られる。

次に、基準イメージ・センサよりの信号の読み出し走査
をそのままにして、一方の参照イメージ・センサを１ピ
ッチ分ずらして走査することにより、相互に位相のずれ
た信号を時系列的に読出して上記式（４）の演算処理を
行う。この位相のずれは前記の相対移動量りに相当し、
この移動量りを順次変化させた時の相関値は次式（５）
として得ることができ、出力端子３９より電圧として検
出される。

・・・・　（５） 即ち、上記式（５）は相関値Ｈ（１）、　Ｈ（２Ｌ・・
“パＨ（Ｌ）をアナログ信号処理にて求められることを
示す。

このように、このアナログ演算回路はイメージ・センサ
から出力されるアナログの被演算信号Ｂ（ｔ）　、　Ｒ
（ｔ）についてアナログ信号のままで相関演算をおこな
うので、処理速度が極めて速く、従来のようなＡ／Ｄ変
換器が不要となる等の優れた効果を発揮する。

次に、第１図に示すイメージ・センサの他の実施例を説
明する。例えば、特公昭５８−５００３０号公報に示さ
れる非破壊型の素子を適用し、第６図に基づいて構造を
説明する。尚、第６図は放電変換素子群の１個を代表し
て示し、他の素子も同一のセル構造を成している。　第
６図において、ｎ型半導体基板４５の上面にｐ゛型不純
物領域から成るドレイン４６とソース４７、その間にチ
ャンネル４８を形成し、チャンネル４８に対向して導電
性のゲート電極層４９と補集電極層５０がシリコン酸化
膜５１を介して積層されている。層５２はシリコン酸化
膜等の絶縁層であり、その上面に光電変換層５３が積層
されると共に、領域４６．４７．４８から成るＭＯ３型
ＦＥＴに外部から光りが入射するのを防止するための遮
蔽を行う。光電変換層５３の上面には透明電極層５４が
積層されている。第７図中に点線で囲む部分が第６図に
示す光電変換素子の等価回路であり、領域４６．４７．
４８から成るＭＯ３型ＦＥＴ　　Ｑ、のゲート４９が光
電変換層５３から成る容１ｃを介して所定の電源■Ｄｌ
に接続する回路構成となる。ここで、第１図のリセット
信号φＲＡＴが印加されるとゲート４９をグランドレベ
ルに設定するスイッチング素子Ｑ２と、第１図のＭＯ３
型スイッチング素子Ｍｂ＋　’＝Ｍｂｎ　、Ｍｒ＋　〜
Ｍｒｍに相当するスイッチング素子Ｑ１がＭＯ３型ＦＥ
Ｔ　　Ｑ、のソース４６に接続し他方の接点が信号出力
接点５５に接続すると共に、抵抗Ｒを介して定電圧電源
Ｅに接続している。即ち、信号出力接点５５は第１図の
共通接点ＰｒＯ＋　　Ｐ１＋Ｏに相当し、抵抗Ｒはスイ
ッチング素子Ｍ　ｂ　Ｉ”−Ｍ　ｂ　、、、Ｍ　ｒ　＋
　〜Ｍ　ｒ　ｍを電源ＶＤＤに接続する抵抗に相当し、
電源Ｅは該電源ＶＤＤに相当する。　次にかかるイメー
ジ・センサの作動を説明する。被写体像よりの光りｈν
を受光すると、入射光量に応じた信号電荷が光電変換Ｎ
χ＃の下面に誘起し、補集電極５０に印加される。その
時、第７図に示した等価回路におけるスイッチング素子
Ｑ、のゲートに制御信号φ、〜φ３．φｂＩ〜φｂ。

を印加して導通状態にすると、容量Ｃに蓄積された信号
電荷に比例した電流をチャンネル４８を介して流し、そ
の電流によって出力接点５５には信号電荷に比例する信
号を発生する。また、ＭＯ３型ＦＥＴ　　Ｑ、は増幅作
用を有するので受光怒度が高く、更に、容１ｃからゲー
ト４９を見た場合の入力インピーダンスがほぼ無限大に
高いので容量Ｃの信号電荷は放電することなく保持され
、スイッチング素子Ｑ、を導通状態にすれば何回でも非
破壊的に信号電荷を読み出すことが可能である。したが
って、第１の実施例同様に第１Ｅのスイッチング素子Ｍ
ｔｚ−Ｍｂ、、、Ｍｒｔ−Ｍｒａをシフト・レジスタ１
０．１１によって水平走査することにより、アナログ演
算回路１３に対して相関演算を行わせるための被演算信
号Ｒ（ｔ）　、　Ｂ　（ｔ）を発生することができる。

次に、イメージ・センサの更に他の実施例を説明する。

例えば、特開昭６０−１２７５９号公報に示される非破
壊型の素子を適用し、第８図ないし第１０図と共に説明
する。まず、第８図及び第９図に基づいて構成を説明す
る。尚、これらの図はイメージ・センサの光電変換素子
の１個を代表して示し、他の光電変換素子も同一のセル
構造を成している。第８図及び第９図において、ｎ型又
はｎ゛型半導体基板５６の上に、ＰＳＧ膜等で構成され
たパンシベーション膜５７、シリコン酸化膜よりなる絶
縁層５８、隣合う光電変換素子との間を電気的に絶縁す
るためのシリコン酸化膜やシリコン窒化膜等の絶縁ＪＷ
５９が形成され、絶縁層５９で囲まれた領域中にｎ−型
の不純物領域６０とｐ型の不純物領域６１、及びｐ型の
不純物領域６１中にイオン注入によって形成されたｎ゛
型不純物領域６２が積層されている。ｎ−型の不純物領
域６０はエピタキシャル成長技術によって形成された低
い不純物濃度を有しており、ｐ型の不純物領域６１はｎ
−型の不純物領域６０中にイオン注入または拡散技術に
よってポロン（Ｂ）等をドープすることにより形成され
る。ｎ゛型不純物領域６２にはアルミニウム等の配線６
３が接続され、ｐ型の不純物領域６１の上面には絶縁層
５８を介して同様の配線６４が設けられている。そして
、配線６３は信号読み出し線であり、配線６４はｐ型の
不純物領域６１に絶縁層５８を介して電界を与えるよう
に作用する。更に、６５は半導体基板５６にプリオーミ
ンク・コンタクトをとるための設けられた高濃度のｎ゛
型不純物層であり、６６は不純物層６５に接続するアル
ミニウム等から成る電極であり、半導体基板５６を所定
電位にバイアスするためにある。

次に、かかる構造のイメージ・センサの作動を第１０図
と共に説明する。第１０図は、第８図及び第９図に示し
た１個の光電変換素子を等価回路で示し、同図左側が概
略的回路、右側が第９図の各構成に対応して詳しく示し
ており、第８図及び第９図の各部分に相当する部分を同
一符号で示している。

容量Ｃ８Ｘは電極６４とｐ型の不純物領域６１との間に
形成され、ダイオードＤｂｅはｐ型不純物領域６１とｎ
゛型不純物領域６２にて形成され、ダイオードＤｂｃは
ｐ型不純物領域６１とｎ−型不純物領域６０にて形成さ
れる。また、夫々のダイオードＤｂｅ、Ｄｂｃの並列に
接続される容量Ｃｂｅ、Ｃｂｃは接合容量である。先ず
、ゲート電極６４に正電位のパルス信号（第１図のリセ
ット信号φえ、Ｔに相当する）を印加して容量Ｃ０Ｘを
リセットする。この状態で、被写体よりの光りｈνを入
射させると、半導体内に受光量に相当する電子および正
孔が発生し、電極６６が正の電圧ＶＣＣに保持されるの
で発生した電子のみ電極６６側へ流れ出してしまい、正
孔がｐ型不純物領域６１に蓄積される。即ち、容量Ｃ０
Ｘに次第に信号電荷が蓄積されｐ型不純物領域６１の電
位が次第に上昇することとなる。ここで、受光動作を停
止すると、充電動作も停止し、しかし、容量Ｃ０Ｘに蓄
積された信号電荷は放電することなく保持されｐ型不純
物領域６１の電位も一定に保持される。

図示しないが、配線６３に第１図に示すＭＯＳ型スイッ
チング素子Ｍｂｌ〜ＭｂＩ、、Ｍｒ１〜Ｍｒ。

を接続してあり、制御信号φ１．〜φｒｎ＋φｂ１〜φ
ｂ。

を印加して導通状態にすると、容量Ｃ０Ｘに蓄積された
信号電荷に比例した電流が電源■。を介して配線６３側
へ流れる。即ち、第１０図に示すように、この光電変換
素子は容量Ｃ０Ｘに蓄積された信号電荷量に応じてベー
ス電位が制４１１！されるｎｐｎ）ランジスタの構造を
有し、増幅作用を有し、更にベースに相当するＰ型不純
物領域６１と容１ｃ。Ｘは容量結合にて接続されるので
、受光によって発生した信号を放電することなく保持し
、配線６３に接続される第１図の示すＭＯ３型スインチ
ング素子Ｍｂ＋　〜Ｍｂ、　、Ｍｒ＋　〜Ｍｒａを制御
信号φｒ１〜φｒｌ’ｌ＋　　φｂ１〜φ、にて順次に
水平走査することにより上記第１の実施例及び第２の実
施例で述べた同様に、容量Ｃ０Ｘに蓄積された信号電荷
に相当する被演算信号Ｒ（ｔ）　、　Ｂ　（ｔ）を非破
壊的に何回も繰り返して読み出すことができる。

以上説明したように、これらの実施例によれば、先ず、
イメージ・センサは受光によって発生した信号電荷を放
電することなく保持し且つ水平走査により何回でも該信
号電荷に相当する被演算信号Ｒ（ｔ）　、　Ｂ（ｔ）を
非破壊的に出力することができるので、従来のような大
規模の記憶装置が不要となる。また、このようにアナロ
グ信号として出力された被演算信号Ｒ（ｔ）　、　Ｂ　
（ｔ）をアナログ信号のままで相関値演算をおこなうの
で高速の処理が可能であり、更にデジタル信号処理を行
う場合のような高速且つ高価なＡ／Ｄ変換器が不要であ
る。

この実施例に示す位相差検出装置は極めて簡素な構造で
あり各光電変換素子毎にセル構造とすることで１チツプ
の半導体装置を形成することに最適である。

（発明の効果） 以上説明したように本発明によれば、受光によりイメー
ジ・センサに発生した信号電荷を非破壊的に何回でも水
平走査して読み出すことができるので、大規模な記憶装
置等を必要せず、更に、アナログ信号として出力される
被演算信号をアナログ相関演算するので演算処理が高速
かつ高精度となり、極めて優れた位相差検出装置を提供
することができる。

【図面の簡単な説明】

第１図は本発明による位相差検出装置の一実施例の構成
を示すブロック図、第２図は第１図のイメージ・センサ
の充電変換素子の構造を示す縦断面図、第３図は第２図
に示す光電変換素子の作用を説明するための等価回路、
第４図は第１図に示すアナログ演算回路の構成を示す回
路図、第５図は第４図に示すアナログ演算回路の作動を
説明するためのタイミングチャート、第６図は光電変換
素子に関する他の実施例を説明するため１個の光電変換
素子を代表してその断面構造を示す縦断面図、第７図は
第６図の光電変換素子の作用を説明するための等価回路
、第８図は光電変換素子に関する他の実施例を説明する
ために１個の光電変換素子を代表してその構造を示す平
面図、第９図は第８図のＡ−Ａ線に沿った縦断面構造を
示す縦断面図、第１０図は第８図及び第９図に示す光電
変換素子についての作用を説明するための等価回路、第
１１図は従来の位相差検出装置を適用したカメラの自動
焦点検出装置の構成を示す構成概略図、第１２図は位相
差検出方式の原理を説明するための説明図である。 ８：基準イメージ・センサ ９：参照イメージ・センサ １０．１１：シフトレジスタ １２：タイミング制御回路 １３：アナログ演算回路 ＨＢ、−ＨＢ、、ＨＲ，〜ＨＲ，：光電変換素子Ｍｂ＋
　〜Ｍｂ＋＋　、Ｍｒ＋　〜Ｍｒ１１：スインチング素
子 １４：　ｎ”型不純物層 １５：ｎ−型真正半導体層 １６．１７：　Ｐ　”型不純物領域 １８：　ｎ＋型不純物領域 １９：電極 ２０、２１：絶縁層 ２２、２３：透明電極 ２４：　シリコン酸化膜 ２５：定電圧電源 ２６：抵抗 ２７：　スインチング素子 ２８：信号出力接点 ３０、３１．３３．３４．３５．３６．３７．３８．４
０ニスイツチング素子 Ｃ，、、Ｃ，□、Ｃ７：容量素子 ３２：差動積分器 ４１：アナログ・コンパレータ ４２：　チャンネルセレクト回路 ４５：ｎ型半導体基板 ４６：　　ドレイン４６ ４７：　ソース ４８：　チャンネル ４９：ゲート電極層 ５０：補集電極層 ５１：　シリコン酸化膜 ５２：絶縁層 ５３：光電変換層 ５４：透明電極層 ５５：出力接点 ６０：ｎ−型不純物領域６０ ６１：Ｐ型不純物領域６１ ６２：ｎ”型不純物領域 ６３．６４：配線 ６５：ｎ”型不純物層 ６６：電掻 第４図 箒　　６　　図 りし 第７図 第８図 第９図 第　　１２　　　図

Claims (1)

1. 【特許請求の範囲】 被写体よりの一対の光学像の相対的な位置を検出する位
   相差検出装置において、 前記一方の光学像を光電変換し該光電変換により発生し
   た信号電荷を保持して非破壊的に信号を出力する複数の
   光電変換素子群を具備する第１のイメージ・センサと、 前記他方の光学像を光電変換し該光電変換により発生し
   た信号電荷を保持して非破壊的に信号を出力する複数の
   光電変換素子群を具備する第２のイメージ・センサと、 上記第１のイメージ・センサの予め決められた光電変換
   素子群を所定周期で水平走査して時系列の第１の被演算
   信号を読み出すと共に、上記第２のイメージ・センサの
   光電変換素子群を同周期で水平走査し且つ１水平走査毎
   に位相をずらして水平走査することにより第２の被演算
   信号を読み出す走査手段と、 第１、第２の被演算信号についての相関値をアナログ相
   関演算するアナログ相関演算手段とを具備したことを特
   徴とする位相差検出装置。