JP2587234B2 - Ｃｐｕシステム試験方式 - Google Patents
Ｃｐｕシステム試験方式Info
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- JP2587234B2 JP2587234B2 JP62103760A JP10376087A JP2587234B2 JP 2587234 B2 JP2587234 B2 JP 2587234B2 JP 62103760 A JP62103760 A JP 62103760A JP 10376087 A JP10376087 A JP 10376087A JP 2587234 B2 JP2587234 B2 JP 2587234B2
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- Japan
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- test
- program
- storage unit
- cpu system
- cpu
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Description
【発明の詳細な説明】 〔概要〕 本発明ではCPUにCPUシステム試験用のROMパックが装
着されていないことを検出した場合には、記憶部に外部
より取り込んだプログラムにより試験をすることができ
るようにしているため、CPUシステムの試験を能率良く
行うことができる。
着されていないことを検出した場合には、記憶部に外部
より取り込んだプログラムにより試験をすることができ
るようにしているため、CPUシステムの試験を能率良く
行うことができる。
本発明はCPUシステムの試験方式に係り、特に試験開
始の初期化プログラムを予め格納した着脱可能読出し専
用記憶部をCPUシステムに装着して外部より取り込まれ
た試験用プログラムを格納した第２の記憶部より試験用
プログラムを読み出してCPUシステムの動作試験を行うC
PUシステム試験方式に関する。
始の初期化プログラムを予め格納した着脱可能読出し専
用記憶部をCPUシステムに装着して外部より取り込まれ
た試験用プログラムを格納した第２の記憶部より試験用
プログラムを読み出してCPUシステムの動作試験を行うC
PUシステム試験方式に関する。
従来、第３図に示すようなCPUシステムの試験方式が
あった。
あった。
本方式は試験開始の初期化プログラムを予め格納した
着脱可能読出し専用記憶部（以下「ROMパック」とい
う）をCPUシステムに装着して外部より取り込まれた試
験用プログラムを格納したRAMより試験用プログラムを
読み出してCPUシステムの試験を行うものである。第３
図においてCPU20は本例に係るシステムの中央処理装置
であり本システムの種々の制御を行うものである。
着脱可能読出し専用記憶部（以下「ROMパック」とい
う）をCPUシステムに装着して外部より取り込まれた試
験用プログラムを格納したRAMより試験用プログラムを
読み出してCPUシステムの試験を行うものである。第３
図においてCPU20は本例に係るシステムの中央処理装置
であり本システムの種々の制御を行うものである。
プログラム・ローダ21はCPUシステム30に接続してCPU
システム30を起動させるものであり、試験用プログラム
をCPUシステム30にロード（取り込むこと）するための
ローディング・プログラムを格納しているROM22及び試
験用プログラムを格納しているROM23から成っている。
システム30を起動させるものであり、試験用プログラム
をCPUシステム30にロード（取り込むこと）するための
ローディング・プログラムを格納しているROM22及び試
験用プログラムを格納しているROM23から成っている。
ROMパック24は試験を開始するために必要なプログラ
ム等が書き込まれている着脱可能な読出し専用の記憶部
である。
ム等が書き込まれている着脱可能な読出し専用の記憶部
である。
RAM25はプログラム・ローダ21からロードされた試験
用プログラムを格納するためのものである。
用プログラムを格納するためのものである。
アドレス・デコーダ26はCPU20からのアドレスを解読
し、それがROMパック24のベクタアドレス領域をアクセ
スするものであるとき選択信号またはでROMパック2
4のROMまたはRAM25を選択するものである。
し、それがROMパック24のベクタアドレス領域をアクセ
スするものであるとき選択信号またはでROMパック2
4のROMまたはRAM25を選択するものである。
CPUシステムの試験を行うためには、まず、CPUシステ
ム30にプログラム・ローダ21を接続してCPUシステムを
起動させるとCPU20はプログラム・ローダ21内のROM22に
格納されたローディング・プログラムに従ってROM23に
格納されている試験用プログラムをRAM25にロードす
る。試験用プログラムのローディング終了後、CPUシス
テム30の電源が切断されプログラム・ローダ21が切り離
される。CPUシステム30に試験のため電源が再投入され
るとCPU20は最初ROMパック24のベクタアドレス領域にア
クセスする。アドレス・デコーダ26はCPU20からのアド
レスを解読し、それがROMパック24のベクタアドレス領
域をアクセスするものであるときは選択信号でROMパ
ック24のROMを選択する。CPU20は当該ROMのベクタアド
レスに従って初期化プログラムの先頭アドレスにアクセ
スし、そのプログラムに従ってROMに書き込まれた試験
プログラムの先頭番地にジャンプする。以下RAM25に書
き込まれた試験用プログラムを順次読み出してCPUシス
テムの試験を行う。
ム30にプログラム・ローダ21を接続してCPUシステムを
起動させるとCPU20はプログラム・ローダ21内のROM22に
格納されたローディング・プログラムに従ってROM23に
格納されている試験用プログラムをRAM25にロードす
る。試験用プログラムのローディング終了後、CPUシス
テム30の電源が切断されプログラム・ローダ21が切り離
される。CPUシステム30に試験のため電源が再投入され
るとCPU20は最初ROMパック24のベクタアドレス領域にア
クセスする。アドレス・デコーダ26はCPU20からのアド
レスを解読し、それがROMパック24のベクタアドレス領
域をアクセスするものであるときは選択信号でROMパ
ック24のROMを選択する。CPU20は当該ROMのベクタアド
レスに従って初期化プログラムの先頭アドレスにアクセ
スし、そのプログラムに従ってROMに書き込まれた試験
プログラムの先頭番地にジャンプする。以下RAM25に書
き込まれた試験用プログラムを順次読み出してCPUシス
テムの試験を行う。
ところで、従来例に係るCPUシステムの試験方式にあ
っては、電源再投入時にROMが最初にアクセスされるた
め、ROMに試験を開始するために必要なプログラム等を
書き込んでおく必要があり、試験ラインのCPUシステム
の装置１台毎に試験用のROMパックを装着する必要があ
り処理に手間がかかるという問題点を有していた。
っては、電源再投入時にROMが最初にアクセスされるた
め、ROMに試験を開始するために必要なプログラム等を
書き込んでおく必要があり、試験ラインのCPUシステム
の装置１台毎に試験用のROMパックを装着する必要があ
り処理に手間がかかるという問題点を有していた。
そこで、本発明は以上の問題点を解決するためになさ
れたものであり、ROMパックがない場合であってもCPUシ
ステムの試験を行うことのできる試験方式を提供するこ
とを目的としてなされたものである。
れたものであり、ROMパックがない場合であってもCPUシ
ステムの試験を行うことのできる試験方式を提供するこ
とを目的としてなされたものである。
以上の問題点を解決するため本発明は第１図に示すよ
うに、試験開始の初期化プログラムを予め格納した着脱
可能読出し専用記憶部をCPUシステムに装着して外部よ
り取り込まれた試験用プログラムを格納した第１の書換
え可能記憶部より試験用プログラムを読み出してCPUシ
ステムの動作試験を行うCPUシステム試験方式におい
て、前記専用記憶部が装着されているか否かに拘わら
ず、試験を行う際に、前記試験用プログラムを第１の書
換え可能記憶部へ、及び、試験開始の初期化プログラム
を第２の書換え可能記憶部へ取り込ませる外部プログラ
ムロード手段と、外部から取り込まれた試験開始の初期
化プログラムが格納される第２の書換え可能記憶部と、
前記専用記憶部が装着されているか否かを判断し、当該
記憶部が装着されている場合には当該記憶部を選択し、
当該記憶部が装着されていない場合には前記第２の書換
え可能記憶部を選択する記憶部選択手段とを設けたもの
である。
うに、試験開始の初期化プログラムを予め格納した着脱
可能読出し専用記憶部をCPUシステムに装着して外部よ
り取り込まれた試験用プログラムを格納した第１の書換
え可能記憶部より試験用プログラムを読み出してCPUシ
ステムの動作試験を行うCPUシステム試験方式におい
て、前記専用記憶部が装着されているか否かに拘わら
ず、試験を行う際に、前記試験用プログラムを第１の書
換え可能記憶部へ、及び、試験開始の初期化プログラム
を第２の書換え可能記憶部へ取り込ませる外部プログラ
ムロード手段と、外部から取り込まれた試験開始の初期
化プログラムが格納される第２の書換え可能記憶部と、
前記専用記憶部が装着されているか否かを判断し、当該
記憶部が装着されている場合には当該記憶部を選択し、
当該記憶部が装着されていない場合には前記第２の書換
え可能記憶部を選択する記憶部選択手段とを設けたもの
である。
本試験方式によりCPUシステムの試験を行う場合には
外部プログラムロード手段は予め試験開始のための初期
化プログラムをCPUシステムに設けた第２の書換え可能
記憶部３に格納するとともに、第１の書換え可能記憶部
４には試験用プログラムを格納しておく。
外部プログラムロード手段は予め試験開始のための初期
化プログラムをCPUシステムに設けた第２の書換え可能
記憶部３に格納するとともに、第１の書換え可能記憶部
４には試験用プログラムを格納しておく。
試験を行うためにCPUシステムに電源が投入される
と、記憶部選択手段２は着脱可能読出し専用記憶部１が
装着されているか否かを判断し、当該記憶部１が装着さ
れている場合には当該読出し専用記憶部１を選択し当該
記憶部１に格納されている試験用の初期化プログラムの
指示に従い第１の記憶部４または当該読出し専用記憶部
１に格納されている試験用プログラムを実行する。
と、記憶部選択手段２は着脱可能読出し専用記憶部１が
装着されているか否かを判断し、当該記憶部１が装着さ
れている場合には当該読出し専用記憶部１を選択し当該
記憶部１に格納されている試験用の初期化プログラムの
指示に従い第１の記憶部４または当該読出し専用記憶部
１に格納されている試験用プログラムを実行する。
一方、前記読出し記憶部１が装着されていない場合に
は前記記憶部選択手段２は第２の書換え可能記憶部３を
選択し、当該記憶部３に格納されている試験を行うため
の初期化プログラムに従って第１の書換え可能記憶部４
に格納されている試験用プログラムを実行することにな
る。
は前記記憶部選択手段２は第２の書換え可能記憶部３を
選択し、当該記憶部３に格納されている試験を行うため
の初期化プログラムに従って第１の書換え可能記憶部４
に格納されている試験用プログラムを実行することにな
る。
次に本発明の実施例を説明する。
第２図に示すように本実施例はCPUシステム９内にCPU
10、ROMパック11または第２のRAM15を選択するための記
憶部選択手段２としての記憶部選択回路12、試験を行う
ための初期化等を行う初期化プログラム、時には試験用
プログラムをも格納した着脱可能読出し専用記憶部１と
してのROMパック11及び試験用プログラムを取り込む第
１の書換え可能記憶部４としての第１のRAM16、試験用
の初期化プログラムを格納した第２の書換え可能記憶部
３としての第２のRAM15から構成されている。
10、ROMパック11または第２のRAM15を選択するための記
憶部選択手段２としての記憶部選択回路12、試験を行う
ための初期化等を行う初期化プログラム、時には試験用
プログラムをも格納した着脱可能読出し専用記憶部１と
してのROMパック11及び試験用プログラムを取り込む第
１の書換え可能記憶部４としての第１のRAM16、試験用
の初期化プログラムを格納した第２の書換え可能記憶部
３としての第２のRAM15から構成されている。
また試験用プログラム、試験開始のための初期化プロ
グラム及びこれらのプログラムをロードするために必要
なローディング・プログラムを格納した前記外部プログ
ラムロード手段であるプログラム・ローダ17を有してい
る。
グラム及びこれらのプログラムをロードするために必要
なローディング・プログラムを格納した前記外部プログ
ラムロード手段であるプログラム・ローダ17を有してい
る。
CPU10は当該システム９を制御するためのものであ
る。
る。
記憶部選択回路12はCPU10からのアドレスを解読する
アドレス・デコーダ14及びROMパック11があるか否かに
従って第２のRAM15またはROMパック11のROMの選択を行
うものである。
アドレス・デコーダ14及びROMパック11があるか否かに
従って第２のRAM15またはROMパック11のROMの選択を行
うものである。
本実施例に係るCPUシステムの試験方式による試験は
次のように行う。
次のように行う。
第２図に示すようにプログラム・ローダ17により試験
開始のための初期化プログラム及び試験用プログラムを
CPUシステム内にロード（取り込む）する。
開始のための初期化プログラム及び試験用プログラムを
CPUシステム内にロード（取り込む）する。
その際、ロードされた試験開始の初期化プログラムや
ベクタアドレスは第２の書換え可能記憶部３としての第
２のRAM15に格納され、試験用プログラムは第１の書換
え可能記憶部４としての第１のRAM16に格納される。
ベクタアドレスは第２の書換え可能記憶部３としての第
２のRAM15に格納され、試験用プログラムは第１の書換
え可能記憶部４としての第１のRAM16に格納される。
一旦、電源を切ってプログラム・ローダ17を切り離し
た後、試験のための電源を再投入する。
た後、試験のための電源を再投入する。
すると、記憶部選択回路12のセレクタ13はROMパック1
1があるか否かを信号で判断し、ROMパック11がある場
合には選択信号を出力してROMパック11のROMに格納さ
れている初期化プログラムを選択する。
1があるか否かを信号で判断し、ROMパック11がある場
合には選択信号を出力してROMパック11のROMに格納さ
れている初期化プログラムを選択する。
一方、信号によりROMパック11がないと判断した場
合にはセレクタ13は選択信号により第２のRAM15を選
択する。
合にはセレクタ13は選択信号により第２のRAM15を選
択する。
ROMパック11がない場合にはCPU10はROMパック11のROM
をアクセスする代わりに第２のRAM15に書き込まれたベ
クタアドレスに従って第１のRAM16の試験用プログラム
の先頭番地にジャンプする。以下CPU10は第１のRAM16を
読み出す指令をアドレス・デコーダ14により解読して第
１のRAM16より試験用プログラムを順次読み出してCPUシ
ステム９の動作試験を行う。
をアクセスする代わりに第２のRAM15に書き込まれたベ
クタアドレスに従って第１のRAM16の試験用プログラム
の先頭番地にジャンプする。以下CPU10は第１のRAM16を
読み出す指令をアドレス・デコーダ14により解読して第
１のRAM16より試験用プログラムを順次読み出してCPUシ
ステム９の動作試験を行う。
こうして、本発明は予め試験を開始させるための初期
化プログラム等を格納した着脱可能読出し専用記憶部が
装着されていない場合であっても、外部からロードした
初期化プログラム等を格納した書換え可能記憶部を選択
することにより試験を行うことができるので、CPUシス
テムに一々当該読出し専用記憶部を装着しなくても試験
をすることが可能であり、試験を効率良く行うことがで
きる。
化プログラム等を格納した着脱可能読出し専用記憶部が
装着されていない場合であっても、外部からロードした
初期化プログラム等を格納した書換え可能記憶部を選択
することにより試験を行うことができるので、CPUシス
テムに一々当該読出し専用記憶部を装着しなくても試験
をすることが可能であり、試験を効率良く行うことがで
きる。
第１図は本発明の原理ブロック図、第２図は実施例に係
るブロック図、第３図は従来例に係るブロック図であ
る。 １……着脱可能読出し専用記憶部 ２……記憶部選択手段 ３……第２の書換え可能記憶部 ４……第１の書換え可能記憶部
るブロック図、第３図は従来例に係るブロック図であ
る。 １……着脱可能読出し専用記憶部 ２……記憶部選択手段 ３……第２の書換え可能記憶部 ４……第１の書換え可能記憶部
Claims (1)
- 【請求項１】試験開始の初期化プログラムを予め格納し
た着脱可能読出し専用記憶部をCPUシステムに装着して
外部より取り込まれた試験用プログラムを格納した第１
の書換え可能記憶部より試験用プログラムを読み出して
CPUシステムの動作試験を行うCPUシステム試験方式にお
いて、 前記専用記憶部が装着されているか否かに拘わらず、試
験を行う際に、前記試験用プログラムを第１の書換え可
能記憶部へ、及び、試験開始の初期化プログラムを第２
の書換え可能記憶部へ取り込ませる外部プログラムロー
ド手段と、 外部から取り込まれた試験開始の初期化プログラムが格
納される第２の書換え可能記憶部と、 前記専用記憶部が装着されているか否かを判断し、当該
記憶部が装着されている場合には当該記憶部を選択し、
当該記憶部が装着されていない場合には前記第２の書換
え可能記憶部を選択する記憶部選択手段とを設けたこと
を特徴とするCPUシステムの試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62103760A JP2587234B2 (ja) | 1987-04-27 | 1987-04-27 | Ｃｐｕシステム試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62103760A JP2587234B2 (ja) | 1987-04-27 | 1987-04-27 | Ｃｐｕシステム試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63269235A JPS63269235A (ja) | 1988-11-07 |
| JP2587234B2 true JP2587234B2 (ja) | 1997-03-05 |
Family
ID=14362473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62103760A Expired - Fee Related JP2587234B2 (ja) | 1987-04-27 | 1987-04-27 | Ｃｐｕシステム試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2587234B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0336636A (ja) * | 1989-07-03 | 1991-02-18 | Ricoh Co Ltd | シングルチップマイクロコンピュータのテスト方法 |
| JP2944305B2 (ja) * | 1992-06-11 | 1999-09-06 | 新潟日本電気株式会社 | パーソナルコンピュータシステム起動方式 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198337A (ja) * | 1985-02-28 | 1986-09-02 | Toshiba Corp | 自己診断装置 |
| JPS6224345A (ja) * | 1985-07-24 | 1987-02-02 | Canon Inc | プログラムロ−ド装置 |
| JPS61281346A (ja) * | 1986-06-06 | 1986-12-11 | Hitachi Ltd | イニシヤル・プログラム・ロ−ド方式 |
-
1987
- 1987-04-27 JP JP62103760A patent/JP2587234B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63269235A (ja) | 1988-11-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |