JP2585665B2 - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
- Publication number
- JP2585665B2 JP2585665B2 JP62327145A JP32714587A JP2585665B2 JP 2585665 B2 JP2585665 B2 JP 2585665B2 JP 62327145 A JP62327145 A JP 62327145A JP 32714587 A JP32714587 A JP 32714587A JP 2585665 B2 JP2585665 B2 JP 2585665B2
- Authority
- JP
- Japan
- Prior art keywords
- compound semiconductor
- pattern
- semiconductor device
- gaas
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、化合物半導体装置の製造方法で係り、特
に、半導体結晶基板上に選択的に半導体層エピタキシャ
ル成長するのに好適な方法に関する。
に、半導体結晶基板上に選択的に半導体層エピタキシャ
ル成長するのに好適な方法に関する。
GaAs MESFETのソース、ドレイン領域を選択成長技術
により形成する際、パターンのサイズ、分布により成長
膜厚に不均一性が生じるため、従来技術では、本パター
ンの周辺部にダミーパタンを形成し、この問題を解決し
ていた。
により形成する際、パターンのサイズ、分布により成長
膜厚に不均一性が生じるため、従来技術では、本パター
ンの周辺部にダミーパタンを形成し、この問題を解決し
ていた。
上記従来技術では、半導体結晶基板上に、本パターン
による選択成長層以外に、ダミーパターンによる半導体
成長層が必然的に形成された。このため、半導体集積回
路等をこの結晶基板上に形成する場合に、ダミーパター
ンによる成長層により多くの制約を生じるなどの問題が
あった。
による選択成長層以外に、ダミーパターンによる半導体
成長層が必然的に形成された。このため、半導体集積回
路等をこの結晶基板上に形成する場合に、ダミーパター
ンによる成長層により多くの制約を生じるなどの問題が
あった。
本発明の目的は、化合物半導体結晶基板上に選択成長
する場合に、ダミーパターンによる成長層を生じること
なく，且つパターンのサイズ、分布による成長膜膜を不
均一性の無い選択成長層を形成する製造方法を提供する
ことにある。
する場合に、ダミーパターンによる成長層を生じること
なく，且つパターンのサイズ、分布による成長膜膜を不
均一性の無い選択成長層を形成する製造方法を提供する
ことにある。
上記目的は、まず化合物半導体の表面をSiO2,Si3N4,W
SiXなどの保護膜で覆い、選択成長すべき本パターンを
形成し、次にパターンの周辺部に基板結晶表面まで達成
しない凹形形状、または凸形状のダミーパターンを形成
することにより、達成される。
SiXなどの保護膜で覆い、選択成長すべき本パターンを
形成し、次にパターンの周辺部に基板結晶表面まで達成
しない凹形形状、または凸形状のダミーパターンを形成
することにより、達成される。
SiO2,Si3N4,WSiX材の表面を避けてGaAs表面にのみGaA
sが選択的にエピタキシャル成長する技術は、主にMOCVD
と呼ばれる成長法で得られ易い。この方法を用いて、広
い面積の中に孤立した本パターンに選択的にGaAsを成長
する場合、膜厚が異常に厚くなり、一方、本パターンと
同一形状のパターンが、一様に分布している場合には、
成長膜厚は均一になる傾向にある。これは、結晶成長中
に、パターン部以外に堆積しようとする結晶原子又は分
子が、保護膜上を動き回り、GaAsの表面が露出した部分
に集中することによると解釈されている。また孤立パタ
ーン場合、パターンから遠くはなれた位置には多結晶の
クラスターが形成されることが知られている。従って、
パターンの形状、分布に依存した成長膜厚のばらつきを
抑えるためには、周辺部に堆積するGaAsの原子又は分子
が本パターンに集中することがないように、本パターン
の周辺部の保護膜上に、一様に分布した凹部、又は凸部
を形成すれば可能である。また、本パターン周辺の凹形
ダミーパターンが基板結晶表面まで達しないようにすれ
ば、ダミーパターンによる不必要な結晶成長層は形成さ
れず、その後の製造工程で制約を生じることはない。
sが選択的にエピタキシャル成長する技術は、主にMOCVD
と呼ばれる成長法で得られ易い。この方法を用いて、広
い面積の中に孤立した本パターンに選択的にGaAsを成長
する場合、膜厚が異常に厚くなり、一方、本パターンと
同一形状のパターンが、一様に分布している場合には、
成長膜厚は均一になる傾向にある。これは、結晶成長中
に、パターン部以外に堆積しようとする結晶原子又は分
子が、保護膜上を動き回り、GaAsの表面が露出した部分
に集中することによると解釈されている。また孤立パタ
ーン場合、パターンから遠くはなれた位置には多結晶の
クラスターが形成されることが知られている。従って、
パターンの形状、分布に依存した成長膜厚のばらつきを
抑えるためには、周辺部に堆積するGaAsの原子又は分子
が本パターンに集中することがないように、本パターン
の周辺部の保護膜上に、一様に分布した凹部、又は凸部
を形成すれば可能である。また、本パターン周辺の凹形
ダミーパターンが基板結晶表面まで達しないようにすれ
ば、ダミーパターンによる不必要な結晶成長層は形成さ
れず、その後の製造工程で制約を生じることはない。
（実施例１） 以下、本発明をGaAs−AlGaAsのヘテロ接合バイポーラ
トランジスタのコレクタ電極部取り出しに適用した実施
例１を第１図に示した平面図、および第１図中ａ−ａ′
部分の断面図である第２図により説明する。
トランジスタのコレクタ電極部取り出しに適用した実施
例１を第１図に示した平面図、および第１図中ａ−ａ′
部分の断面図である第２図により説明する。
まず半絶縁性GaAs基板20上にコレクタ層となるn+GaAs
層21およびｎ型GaAs層22、ベース層となる。p+GaAs層2
3、エミッタ層となるｎ型AlGaAs層24,最後にオーミック
コンタクトを取りやすくするためのキャップ層としてn+
型GaAs層25を順次MBE法によりエピタキシャル成長す
る。ここで、例えばn+型GaAs層21はSiを５×1018cm-3ド
ープし、厚さ5000Å、ｎ型GaAs層22はSiを５×1016cm-3
ドープし、厚さ3000Å、p+型GaAs層23はBeを２×1019cm
-3ドープし、厚さ1000Å、ｎ型AlGaAs層24はAl組成が0.
3でSiを５×1017cm-3ドープし、厚さ1000Å、n+型GaAs
層25はSiを５×1018cm-3ドープし、厚さ1000Åとする。
層21およびｎ型GaAs層22、ベース層となる。p+GaAs層2
3、エミッタ層となるｎ型AlGaAs層24,最後にオーミック
コンタクトを取りやすくするためのキャップ層としてn+
型GaAs層25を順次MBE法によりエピタキシャル成長す
る。ここで、例えばn+型GaAs層21はSiを５×1018cm-3ド
ープし、厚さ5000Å、ｎ型GaAs層22はSiを５×1016cm-3
ドープし、厚さ3000Å、p+型GaAs層23はBeを２×1019cm
-3ドープし、厚さ1000Å、ｎ型AlGaAs層24はAl組成が0.
3でSiを５×1017cm-3ドープし、厚さ1000Å、n+型GaAs
層25はSiを５×1018cm-3ドープし、厚さ1000Åとする。
次に全面にホトレジスト工程および反応性イオンエッ
チングにより、コレクタ領域（本パターン部11とその周
辺部13）にコレクタ層22まで達する、深さ約8000Å穴あ
けを行う。次いで全面にSiO2膜26をCVD法により約8000
Å堆積する。次にホストレジ工程及びドライ、ウェット
エッチングにより、本パターン部11のみn+型GaAs層21の
表面を露出し周辺部13及び多の部分はSiO2膜を残す。
チングにより、コレクタ領域（本パターン部11とその周
辺部13）にコレクタ層22まで達する、深さ約8000Å穴あ
けを行う。次いで全面にSiO2膜26をCVD法により約8000
Å堆積する。次にホストレジ工程及びドライ、ウェット
エッチングにより、本パターン部11のみn+型GaAs層21の
表面を露出し周辺部13及び多の部分はSiO2膜を残す。
次に、同様のホトレジ工程およびドライ及びウェット
エッチング工程を用いてダミーパターン部12に、GaAs結
晶表面が露出しないように、SiO2膜26に深さ約5000Åの
凹地ダミーパターン12を形成する。ここで、本パターン
11の平面寸法は、例えば５μｍ×10μｍ、ダミーパター
ン12も同様とし、パターン間の距離は５μｍ以上100μ
ｍ以下とし、第１図に示すように一様に分布させた。
エッチング工程を用いてダミーパターン部12に、GaAs結
晶表面が露出しないように、SiO2膜26に深さ約5000Åの
凹地ダミーパターン12を形成する。ここで、本パターン
11の平面寸法は、例えば５μｍ×10μｍ、ダミーパター
ン12も同様とし、パターン間の距離は５μｍ以上100μ
ｍ以下とし、第１図に示すように一様に分布させた。
次に、MOCVD法により、n+GaAs層27を選択的に成長す
る。ここで、例えばn+GaAs層27はSiを５×1018cm-3ドー
プ、厚さ8000Åとし、キャップ層25と、選択成長層27の
表面等しくなるようにした。このとき、ダミーパターン
12上には、第２図に示すように多結晶GaAsのクラスタ28
が堆積した。次いで、SiO2膜26をエッチングすると同時
に多結晶GaAs28を除去した後、通常のプロセス技術を用
いて、エミッタベース、コレクタ電極を形成し、ヘテロ
接合バイポーラトランジスタ構造を作製した。なお、Si
O2膜26は必ずしも全て除去する必要はない。
る。ここで、例えばn+GaAs層27はSiを５×1018cm-3ドー
プ、厚さ8000Åとし、キャップ層25と、選択成長層27の
表面等しくなるようにした。このとき、ダミーパターン
12上には、第２図に示すように多結晶GaAsのクラスタ28
が堆積した。次いで、SiO2膜26をエッチングすると同時
に多結晶GaAs28を除去した後、通常のプロセス技術を用
いて、エミッタベース、コレクタ電極を形成し、ヘテロ
接合バイポーラトランジスタ構造を作製した。なお、Si
O2膜26は必ずしも全て除去する必要はない。
以上により、コレクタ領域にのみn+型GaAs層を選択的
に成長でき、他の部分に不要な成長層が形成されないよ
うな状態を実現することができ、プレーナー構造のHBT
を作製することができた。
に成長でき、他の部分に不要な成長層が形成されないよ
うな状態を実現することができ、プレーナー構造のHBT
を作製することができた。
（実施例２） GaAs−AlGaAsヘテロ接合バイポーラトランジスタに本
発明を適用した実施例２を第３図に示した平面図、およ
び第３図ｂ−ｂ′部分の断面図である第４図により説明
する。
発明を適用した実施例２を第３図に示した平面図、およ
び第３図ｂ−ｂ′部分の断面図である第４図により説明
する。
実施例１と同様に、半絶縁性GaAs基板40上にヘテロ接
合バイポーラトランジスタを形成する結晶をMBE法によ
り成長し、n+GaAs層41まで達する穴を開け、穴の周辺部
33にSiO2からなる絶縁層の側壁46を形成する。また同時
に結晶表面にSiO2からなる保護膜46を形成する。SiO2は
CVD法により約１μｍ厚とした。
合バイポーラトランジスタを形成する結晶をMBE法によ
り成長し、n+GaAs層41まで達する穴を開け、穴の周辺部
33にSiO2からなる絶縁層の側壁46を形成する。また同時
に結晶表面にSiO2からなる保護膜46を形成する。SiO2は
CVD法により約１μｍ厚とした。
次にホトレジスト工程およびドライエッチング工程を
用いて、本パターン31周辺の保護膜上にダミーパターン
32を形成する。ダミーパターンの高さは約6000Åとし
た。
用いて、本パターン31周辺の保護膜上にダミーパターン
32を形成する。ダミーパターンの高さは約6000Åとし
た。
次にMOCVD法によりn+GaAs層47を成長すると、本パタ
ーン部31にのみ選択的に、結晶成長が進行する。一方、
保護膜46上には結晶は成長せず、GaAs、Ga又はAsの分子
によるクラスタ48が堆積するが、ダミーパターン32によ
り、本パターン部への移動は抑制される。したがって再
成長n+GaAs層47の膜厚は、パターンの形状、分布に依存
することなく、均一な膜厚を得ることができた。
ーン部31にのみ選択的に、結晶成長が進行する。一方、
保護膜46上には結晶は成長せず、GaAs、Ga又はAsの分子
によるクラスタ48が堆積するが、ダミーパターン32によ
り、本パターン部への移動は抑制される。したがって再
成長n+GaAs層47の膜厚は、パターンの形状、分布に依存
することなく、均一な膜厚を得ることができた。
この後は、実施例１で述べたように、通常のプロセス
技術を用いてプレーナー構造のヘテロ接合バイポーラト
ランジスタを作製した。
技術を用いてプレーナー構造のヘテロ接合バイポーラト
ランジスタを作製した。
〔発明の効果〕 本発明によけば、化合物半導体結晶基板上に選択的成
長する場合に、パターンの寸法、分布による成長膜厚の
不均一性を抑制することができるので、任意の寸法、分
布、形状のパターンに均一な膜厚の結晶を選択的に成長
することが可能となる。
長する場合に、パターンの寸法、分布による成長膜厚の
不均一性を抑制することができるので、任意の寸法、分
布、形状のパターンに均一な膜厚の結晶を選択的に成長
することが可能となる。
また、エミッタとコレクタの位置が逆転したコレクタ
トップ型のヘテロ接合バイポーラトランジスタにおい
て、エミッタを選択再成長する場合にも本発明が有効で
あることは言うまでもない。
トップ型のヘテロ接合バイポーラトランジスタにおい
て、エミッタを選択再成長する場合にも本発明が有効で
あることは言うまでもない。
第１図は本発明の実施例１の平面図、第２図は、第１図
のａ−ａ′部分の断面図、第３図は本発明の実施例２の
平面図、第４図は第３図のｂ−ｂ′部分の断面図であ
る。 10,30……GaAs結晶ウェハー、11,31……本パターン（コ
レクタ領域）、12,32……ダミーパターン、13,33……Si
O2による絶縁領域、20,40……半絶縁性GaAs基板、21,41
……n+GaAs層（コレクタ）、22,42……ｎ型GaAs層（コ
レクタ）、23,43……p+型GaAs層（ベース）、24,44……
ｎ型AlGaAs層（エミッタ）、25,45……n+型GaAs層（キ
ャップ）、26,46……SiO2層、27,47……選択成長n+型Ga
As層、28……ダミーパターン上に堆積したGaAsクラス
タ、48……保護膜上に堆積したGaAsクラスタ。
のａ−ａ′部分の断面図、第３図は本発明の実施例２の
平面図、第４図は第３図のｂ−ｂ′部分の断面図であ
る。 10,30……GaAs結晶ウェハー、11,31……本パターン（コ
レクタ領域）、12,32……ダミーパターン、13,33……Si
O2による絶縁領域、20,40……半絶縁性GaAs基板、21,41
……n+GaAs層（コレクタ）、22,42……ｎ型GaAs層（コ
レクタ）、23,43……p+型GaAs層（ベース）、24,44……
ｎ型AlGaAs層（エミッタ）、25,45……n+型GaAs層（キ
ャップ）、26,46……SiO2層、27,47……選択成長n+型Ga
As層、28……ダミーパターン上に堆積したGaAsクラス
タ、48……保護膜上に堆積したGaAsクラスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812 (72)発明者 三谷 克彦 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 高橋 進 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (8)
- 【請求項１】表面が保護膜で覆われた半導体基板結晶を
用いて、本パターンの周辺にダミーパターンを形成し、
本パターン部のみに選択的に化合物半導体結晶をエピタ
キシャル成長する工程を有する化合物半導体装置の製造
方法において、上記ダミーパターンは上記保護膜に結晶
表面まで到達しない凹部もしくは凸部を形成したもので
あることを特徴とする化合物半導体装置の製法方法。 - 【請求項２】上記保護膜はSiO2,Si3N4およびWSixからな
る群の中から選ばれた少なくとも１種である特許請求の
範囲第１項記載の化合物半導体装置の製造方法。 - 【請求項３】上記化合物半導体結晶はGaAsであり、上記
エピタキシャル成長法はMOCVD法である特許請求の範囲
第１項記載の化合物半導体装置の製造方法。 - 【請求項４】上記本パターンと上記ダミーパターンの最
短距離は100μｍ以下である特許請求の範囲第１項乃至
第３項のいずれか一項に記載の化合物半導体装置の製造
方法。 - 【請求項５】上記化合物半導体装置の製造方法はヘテロ
接合バイポーラトランジスタの構成体の形成に用いられ
る特許請求の範囲第１項乃至第４項のいずれか一項に記
載の化合物半導体装置の製造方法。 - 【請求項６】上記ヘテロ接合バイポーラトランジスタの
構成体は電極取出し部である特許請求の範囲第５項記載
の化合物半導体装置の製造方法。 - 【請求項７】上記ヘテロ接合バイポーラトランジスタは
エミッタトップ型であり、上記電極取出し部はコレクタ
電極取出し部である特許請求の範囲第６項記載の化合物
半導体装置の製造方法。 - 【請求項８】上記ヘテロ接合バイポーラトランジスタは
コレクタトップ型であり、上記電極取出し部はエミッタ
電極取出し部である特許請求の範囲第６項記載の化合物
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62327145A JP2585665B2 (ja) | 1987-12-25 | 1987-12-25 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62327145A JP2585665B2 (ja) | 1987-12-25 | 1987-12-25 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01170043A JPH01170043A (ja) | 1989-07-05 |
| JP2585665B2 true JP2585665B2 (ja) | 1997-02-26 |
Family
ID=18195815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62327145A Expired - Fee Related JP2585665B2 (ja) | 1987-12-25 | 1987-12-25 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2585665B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2685146B2 (ja) * | 1988-03-09 | 1997-12-03 | 住友電気工業株式会社 | 半導体選択成長方法 |
| JPH0815161B2 (ja) * | 1993-03-03 | 1996-02-14 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2008085215A (ja) * | 2006-09-28 | 2008-04-10 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-12-25 JP JP62327145A patent/JP2585665B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01170043A (ja) | 1989-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0571173B2 (ja) | ||
| JPS63263766A (ja) | バイポーラ・トランジスタ・デバイスの製造方法 | |
| US5272095A (en) | Method of manufacturing heterojunction transistors with self-aligned metal contacts | |
| JP2585665B2 (ja) | 化合物半導体装置の製造方法 | |
| US3951693A (en) | Ion-implanted self-aligned transistor device including the fabrication method therefor | |
| JPS6028146B2 (ja) | 半導体装置の製造方法 | |
| JPH0831478B2 (ja) | バイポーラ・トランジスタおよびその製造方法 | |
| EP0305121B1 (en) | Heterojunction bipolar transistor | |
| JP2793837B2 (ja) | 半導体装置の製造方法およびヘテロ接合バイポーラトランジスタ | |
| JPH0758785B2 (ja) | 縦型電界効果トランジスタの製造方法 | |
| JPH04275433A (ja) | 半導体装置の製造方法 | |
| JPH0260222B2 (ja) | ||
| US5923057A (en) | Bipolar semiconductor device and method for fabricating the same | |
| JP2808613B2 (ja) | 電界効果トランジスタ | |
| JP2541230B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH0571171B2 (ja) | ||
| JPS5891631A (ja) | 半導体装置 | |
| JPH0529328A (ja) | 半導体装置及びその製造方法 | |
| JPH0737900A (ja) | 半導体装置およびその製造方法 | |
| KR960000384B1 (ko) | 에미터 재성장을 이용한 hbt소자의 제조방법 | |
| JPH02192731A (ja) | バイポーラトランジスタ及びその製造方法 | |
| JPH0797634B2 (ja) | 電界効果トランジスタとその製造方法 | |
| KR0157367B1 (ko) | 수평 구조 실리콘 트랜지스터의 매입층 형성 방법 | |
| JPH0370126A (ja) | 多結晶シリコン電極およびその製造方法 | |
| JPH07321124A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |