JP2585664B2 - 半導体装置 - Google Patents
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-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
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-
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特に量子干渉効果を応用
した超低消費電力に関する。
した超低消費電力に関する。
従来、量子干渉効果を利用した素子については、アイ
・イー・デイー・エム・86,（1986年），第76頁から第7
9頁（IEDM86,PP76−79）において論じられている。
・イー・デイー・エム・86,（1986年），第76頁から第7
9頁（IEDM86,PP76−79）において論じられている。
上記従来技術はGaAs基板内部にAlGaAsの領域を設ける
事により、電子の経路を２つに分けて多重連結とする。
ゲート電極を用いて一方の電位を他方に比べて変える事
により、電子波の位相を変化させ、この系における量子
干渉効果を制御する。この技術では２つの量子ウエルの
接合部の形状が不必要に大きくなる事、高集積化に適し
たプレーナプロセスと整合性がとりにくい事等の問題が
あつた。
事により、電子の経路を２つに分けて多重連結とする。
ゲート電極を用いて一方の電位を他方に比べて変える事
により、電子波の位相を変化させ、この系における量子
干渉効果を制御する。この技術では２つの量子ウエルの
接合部の形状が不必要に大きくなる事、高集積化に適し
たプレーナプロセスと整合性がとりにくい事等の問題が
あつた。
本発明の目的は、これらの問題を解決し、プレーナプ
ロセスと整合性のある量子干渉素子を実現する事にあ
る。
ロセスと整合性のある量子干渉素子を実現する事にあ
る。
上記目的は、Si基板上に互いに絶縁された２つ以上の
ゲート電極を設け、これら複数のゲート電極により誘起
される反転層で多重連結形状の表面反転層を構成し反転
層の電位をそれぞれゲート電極で個別に与える事により
実現できる。
ゲート電極を設け、これら複数のゲート電極により誘起
される反転層で多重連結形状の表面反転層を構成し反転
層の電位をそれぞれゲート電極で個別に与える事により
実現できる。
第２図で本発明の作用を説明する。第２図（ａ）は本
発明のゲート電極構造の１例であるが、互いに絶縁され
た２つのゲート電極4,5が存在し、これらに電圧を印加
する事により、リング状の反転層８を形成する（第２図
ｂ）。２つのゲート電極の電位はそれぞれ個別に与えら
れるので、リング状反転層の上半分と下半分の電位は別
々に設定できる。上半分と下半分の電位をそれぞれφ1,
φ２とすれば、２つの経路で生ずる位相のずれはWKB近
似を用いて と表わされる。ここにｅは素電荷、ｈはプランク定数、
ｍは電子の有効質量、ｌはソース・ドレイン間の各経路
の長さ、ｐは電子の運動基である。
発明のゲート電極構造の１例であるが、互いに絶縁され
た２つのゲート電極4,5が存在し、これらに電圧を印加
する事により、リング状の反転層８を形成する（第２図
ｂ）。２つのゲート電極の電位はそれぞれ個別に与えら
れるので、リング状反転層の上半分と下半分の電位は別
々に設定できる。上半分と下半分の電位をそれぞれφ1,
φ２とすれば、２つの経路で生ずる位相のずれはWKB近
似を用いて と表わされる。ここにｅは素電荷、ｈはプランク定数、
ｍは電子の有効質量、ｌはソース・ドレイン間の各経路
の長さ、ｐは電子の運動基である。
リングの左端で同一位相だつた電子波は右端に到達す
るとΔθだけの位相差を生じ、この点での電子の存在確
立は ｜Ψ１＋Ψ2e ｉΔθ|2 ＝｜Ψ1|2＋｜Ψ2|2＋2|Ψ1||Ψ2|cos（Δθ） ＝2|Ψ|2（１＋cos（Δθ） となる。ここに経路１と経路２は同等とした，従つてこ
の系の左端と右端の間の伝導度は、第２図（ｃ）の如く
になる。横軸は２つのゲート電位の差である。リングの
直径を0.1μｍと仮定すると、この振動の周期は約4mVと
なる。
るとΔθだけの位相差を生じ、この点での電子の存在確
立は ｜Ψ１＋Ψ2e ｉΔθ|2 ＝｜Ψ1|2＋｜Ψ2|2＋2|Ψ1||Ψ2|cos（Δθ） ＝2|Ψ|2（１＋cos（Δθ） となる。ここに経路１と経路２は同等とした，従つてこ
の系の左端と右端の間の伝導度は、第２図（ｃ）の如く
になる。横軸は２つのゲート電位の差である。リングの
直径を0.1μｍと仮定すると、この振動の周期は約4mVと
なる。
これにより、2mVのゲート電圧のスウイングで、素子
をオン・オフでき、極めて低消費電力の素子が実現でき
る。
をオン・オフでき、極めて低消費電力の素子が実現でき
る。
以下、本発明の実施例を用いて説明する。
実施例１ 第１図（ａ）に断面図を示す如く、ｐ型Si基板１上に
熱酸化法でSiO2膜２を15nm形成する。レジストを塗布し
た後、写真蝕刻法や、電子線描画技術を用いて、ソース
・ドレインになる部分を開口する。レジストをマスクに
ヒ素イオンを高濃度に打ち込み、窒素雰囲気中で900℃2
0分間アニールして、ソース・ドレイン拡散領域３を形
成した。
熱酸化法でSiO2膜２を15nm形成する。レジストを塗布し
た後、写真蝕刻法や、電子線描画技術を用いて、ソース
・ドレインになる部分を開口する。レジストをマスクに
ヒ素イオンを高濃度に打ち込み、窒素雰囲気中で900℃2
0分間アニールして、ソース・ドレイン拡散領域３を形
成した。
その後、CVD（Chemical Vapor Deposition）法により
200nmの多結晶シリコンを堆積し850℃,20分間のリン拡
散処理を行なつて、ｎ型に縮退させる。こうして形成し
た多結晶シリコンを電子線描画技術を用いて第１図
（ｂ）に示す形状に加工する。
200nmの多結晶シリコンを堆積し850℃,20分間のリン拡
散処理を行なつて、ｎ型に縮退させる。こうして形成し
た多結晶シリコンを電子線描画技術を用いて第１図
（ｂ）に示す形状に加工する。
通常のMOSプロセスに従つて層間絶縁膜、コンタクト
ホール、電極配線を施す。
ホール、電極配線を施す。
本実施例では、第１及び第２のゲート電極の下部に反
転層が形成され、この反転層はリング状の多重連結領域
を含む。これら２つのゲート電極の電位の差に応じて、
電子の流れる２つの経路の電位にも差が生じ、干渉の様
子が変わつてくる。これにより、通常のMOSFETに比べ
て、はるかに低消費電力で高gmのデバイスが実現でき
た。
転層が形成され、この反転層はリング状の多重連結領域
を含む。これら２つのゲート電極の電位の差に応じて、
電子の流れる２つの経路の電位にも差が生じ、干渉の様
子が変わつてくる。これにより、通常のMOSFETに比べ
て、はるかに低消費電力で高gmのデバイスが実現でき
た。
本実施例はｎチヤネルデバイスであつたが極性を逆に
する事により当然ｐチヤネルデバイスも実現できる。従
つて相補型（Comprementary）の回路も可能である。ま
た、実施例中のゲート絶縁膜はSiO2,ゲート材料は多結
晶シリコンであつたが、良好な特性を有する別の材料で
置き替えても良い。例えばゲート絶縁膜にはシリコン窒
化膜、ゲート電極には、ｐ型多結晶シリコン，タングス
テン，モリブデン、あるいはタングステンシリサイド等
でも構わない。
する事により当然ｐチヤネルデバイスも実現できる。従
つて相補型（Comprementary）の回路も可能である。ま
た、実施例中のゲート絶縁膜はSiO2,ゲート材料は多結
晶シリコンであつたが、良好な特性を有する別の材料で
置き替えても良い。例えばゲート絶縁膜にはシリコン窒
化膜、ゲート電極には、ｐ型多結晶シリコン，タングス
テン，モリブデン、あるいはタングステンシリサイド等
でも構わない。
実施例２ 実施例１と同じプロセスでゲート電極の加工まで行な
う。全面にCVD法でSiO2膜６を100nm堆積する。２層目ゲ
ート電極となる多結晶シリコンを堆積し、リン拡散処理
を施す。写真蝕刻法あるいは電子線描画技術で加工し、
第３図（ａ）の如き構造を得る。対応する断面構造を第
３図（ｂ）に示す。
う。全面にCVD法でSiO2膜６を100nm堆積する。２層目ゲ
ート電極となる多結晶シリコンを堆積し、リン拡散処理
を施す。写真蝕刻法あるいは電子線描画技術で加工し、
第３図（ａ）の如き構造を得る。対応する断面構造を第
３図（ｂ）に示す。
その後、通常のプロセスで層間絶縁膜、コンタクトホ
ール、電極配線を施す。
ール、電極配線を施す。
本実施例によつても実施例１と同様の効果が期待でき
る。本実施例では２層目のゲート電極の電位を低く設定
する事により１層目のゲート電極の開口部の予期せぬ反
転を抑える事ができる。
る。本実施例では２層目のゲート電極の電位を低く設定
する事により１層目のゲート電極の開口部の予期せぬ反
転を抑える事ができる。
実施例３ 実施例１と同様にして、ソース・ドレイン拡散領域３
を形成する。
を形成する。
その後、CVD法で200nmの多結晶シリコンを堆積し、リ
ン拡散処理を施す。写真蝕刻法あるいは電子線描画技術
を用いて第４図（ａ）に示す形状に加工し、第１層目の
ゲート電極とする。
ン拡散処理を施す。写真蝕刻法あるいは電子線描画技術
を用いて第４図（ａ）に示す形状に加工し、第１層目の
ゲート電極とする。
更に全面にCVD法でSiO2を100nm程度堆積し、その上に
２層目のゲート電極となる多結晶シリコンを堆積する。
再び写真蝕刻法あるいは電子線描画技術を用いて加工
し、第４図（ｂ）の様な構造を得る。
２層目のゲート電極となる多結晶シリコンを堆積する。
再び写真蝕刻法あるいは電子線描画技術を用いて加工
し、第４図（ｂ）の様な構造を得る。
その後、通常のプロセスに従い、層間絶縁膜、コンタ
クトホール開孔、電極配線を行なう。
クトホール開孔、電極配線を行なう。
本実施例においては、第１層と第２層のゲート電極に
より多重連結を形状（この場合はリング）を有する反転
層を形成し、実施例１と同様の効果を生ずる。特に本実
施例では、２つのゲート電極の間の絶縁が十分に取れる
という特徴を有する。
より多重連結を形状（この場合はリング）を有する反転
層を形成し、実施例１と同様の効果を生ずる。特に本実
施例では、２つのゲート電極の間の絶縁が十分に取れる
という特徴を有する。
実施例４ 実施例３と同様なプロセスで、第２層のゲート電極の
形成まで行なう。全面にCVD法でSiO2膜を100nm堆積し、
リン拡散処理を施す。写真蝕刻法あるいは電子線描画技
術を用いて第５図（ａ）に示す形状に加工する。対応す
る断面構造を第５図（ｂ）に示す。
形成まで行なう。全面にCVD法でSiO2膜を100nm堆積し、
リン拡散処理を施す。写真蝕刻法あるいは電子線描画技
術を用いて第５図（ａ）に示す形状に加工する。対応す
る断面構造を第５図（ｂ）に示す。
その後、通常のプロセスで層間絶縁膜，コンタクトホ
ール，電極配線を行なう。
ール，電極配線を行なう。
本実施例においても実施例３同様の効果が期待でき
る。特に本実施例においては第３層のゲート電極の電位
を低く設定する事により、第1,第２層目のゲート電極の
開口部の反転を抑えられる。
る。特に本実施例においては第３層のゲート電極の電位
を低く設定する事により、第1,第２層目のゲート電極の
開口部の反転を抑えられる。
また、第３層のゲート電極の代りに、最後の電極配線
で、開口部を被う事により同様の効果を実現する事もで
きる。
で、開口部を被う事により同様の効果を実現する事もで
きる。
実施例５ 以上の実施例１から実施例４において、ゲートの形状
をリング（円環）ではなく、矩形の集まりで多重連絡と
したものも同様の効果を示す。第６図に、実施例１に適
用した場合を示す。
をリング（円環）ではなく、矩形の集まりで多重連絡と
したものも同様の効果を示す。第６図に、実施例１に適
用した場合を示す。
実施例６ 以上の実施例においては、多重連結な反転層領域は実
際にはリング（円環）であつた。しかし、複数のリング
の集まりを形成する事もできる。第７図にリングを１次
元的に重ねた場合を示す。この例では実施例１と同様の
プロセスを想定したが実施例２から４のプロセスを用い
て作る事もできる。また第８図には、リングを２次元的
に配列した例を示す。これらの実施例においては、干渉
領域の数が増加するため、良好なS/N比が得られる。
際にはリング（円環）であつた。しかし、複数のリング
の集まりを形成する事もできる。第７図にリングを１次
元的に重ねた場合を示す。この例では実施例１と同様の
プロセスを想定したが実施例２から４のプロセスを用い
て作る事もできる。また第８図には、リングを２次元的
に配列した例を示す。これらの実施例においては、干渉
領域の数が増加するため、良好なS/N比が得られる。
本発明によれば、MOSLSIのプレーナプロセスと整合性
がとれ、擬１次元の細線状反転層で多重連結領域を形成
し、電気的に量子干渉効果を制御する素子を得ることが
できる。この素子は数mVのゲート電圧のスウイングで電
流をオン・オフでき、低電圧低消費電力素子として極め
て有効である。
がとれ、擬１次元の細線状反転層で多重連結領域を形成
し、電気的に量子干渉効果を制御する素子を得ることが
できる。この素子は数mVのゲート電圧のスウイングで電
流をオン・オフでき、低電圧低消費電力素子として極め
て有効である。
第１図は本発明の実施例１の断面及び上面図、第２図は
本発明の原理説明図、第３図は実施例２の上面及び断面
図、第４図は実施例３の形成工程を示した上面図、第５
図は実施例４の上面及び断面図、第６図は実施例５の上
面図、第７図，第８図は実施例６の上面図である。 １……ｐ型Si基板、2,6,13……SiO2,3……ソース・ドレ
イン領域、４……第１ゲート電極、５……第２ゲート電
極、７……第２層ゲート電極、８……反転層、９……第
１層ゲート電極、10……第２層ゲート電極、11……第３
層ゲート電極。
本発明の原理説明図、第３図は実施例２の上面及び断面
図、第４図は実施例３の形成工程を示した上面図、第５
図は実施例４の上面及び断面図、第６図は実施例５の上
面図、第７図，第８図は実施例６の上面図である。 １……ｐ型Si基板、2,6,13……SiO2,3……ソース・ドレ
イン領域、４……第１ゲート電極、５……第２ゲート電
極、７……第２層ゲート電極、８……反転層、９……第
１層ゲート電極、10……第２層ゲート電極、11……第３
層ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 武田 英次 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭63−316484（ＪＰ，Ａ) 特開 平１−129468（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１導電型のSi基板と該Si基板上に設けら
れた第２導電型のソース・ドレイン領域及びゲート電極
より成るMIS型の電界効果トランジスタにおいて、該ゲ
ート電極が少なくとも２つ以上の互いに絶縁されたゲー
ト電極部分から成り、該複数個のゲート電極部分によつ
て多重連結形状の反転層を該Si基板表面に形成すること
を特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62327134A JP2585664B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体装置 |
| US07/264,785 US4977435A (en) | 1987-10-30 | 1988-10-31 | Semiconductor device with a split conduction channel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62327134A JP2585664B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01170046A JPH01170046A (ja) | 1989-07-05 |
| JP2585664B2 true JP2585664B2 (ja) | 1997-02-26 |
Family
ID=18195693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62327134A Expired - Lifetime JP2585664B2 (ja) | 1987-10-30 | 1987-12-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2585664B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2600491B2 (ja) * | 1993-02-04 | 1997-04-16 | 日本電気株式会社 | Ａｂ効果素子を用いた測定方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63316484A (ja) * | 1987-06-19 | 1988-12-23 | Fujitsu Ltd | 量子効果半導体装置 |
| JPH01129468A (ja) * | 1987-11-16 | 1989-05-22 | Nippon Telegr & Teleph Corp <Ntt> | 電子干渉素子 |
-
1987
- 1987-12-25 JP JP62327134A patent/JP2585664B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01170046A (ja) | 1989-07-05 |
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