JP2584083B2 - サーボ信号書き込み装置 - Google Patents
サーボ信号書き込み装置Info
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- JP2584083B2 JP2584083B2 JP2004137A JP413790A JP2584083B2 JP 2584083 B2 JP2584083 B2 JP 2584083B2 JP 2004137 A JP2004137 A JP 2004137A JP 413790 A JP413790 A JP 413790A JP 2584083 B2 JP2584083 B2 JP 2584083B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、磁気ディスク装置のヘッド位置決めに用い
るサーボ信号の書き込み装置に関するものである。
るサーボ信号の書き込み装置に関するものである。
従来の技術 近年、磁気ディスク装置の分野では高密度化が進行
し、トラック密度を如何に高めるかが重要な要素技術の
一つになっている。トラック密度を上げる手法の一つと
して、サーボ情報をディスクに書き込み、この再生信号
によりヘッドの位置決め精度上げる方法がよく利用され
る。サーボ信号書き込み装置はヘッドを位置決めするた
めの信号をディスクに書き込む装置のことである。
し、トラック密度を如何に高めるかが重要な要素技術の
一つになっている。トラック密度を上げる手法の一つと
して、サーボ情報をディスクに書き込み、この再生信号
によりヘッドの位置決め精度上げる方法がよく利用され
る。サーボ信号書き込み装置はヘッドを位置決めするた
めの信号をディスクに書き込む装置のことである。
ヘッド位置決めに用いるサーボパターンは一般にディ
スクの半径方向に放射状に記録され、そのインライン性
がサーボパターンの検出確立に大きな影響を与える。イ
ンライン性を確保できない理由としては、第１の理由と
してヘッドの取り付け角度及びヘッドを移動させるアク
チュエータの構造に起因するものと、第２の理由として
製造上のヘッド取り付け精度に起因するものがある。イ
ンライン性とは、磁化反転パターンがディスク回転中心
から放射線方向にコヒーレントに、位相が揃って滑らか
に記録されることを意味するものである。前記第１の理
由による問題を解決する手法として、１回転毎に検出さ
れる基準インデックス信号にもとずき基準クロック信号
を計数するカウンタと基準クロックより短い遅延量を設
定できる遅延回路を備えたサーボ信号書き込み回路が提
案されている。（特開昭63−153710号公報、特公平１−
36185号公報） 第８図に従来のサーボ信号書き込み回路の構成を示
す。同図において、70はサーボパターン発生回路で、71
はインデックス信号を基準として基準クロック単位で遅
延を発生するカウンタで、72はプリセット値とカウンタ
出力を比較してサーボパターン発生回路70の信号発生を
開始させる比較回路で、73は基準クロックより小さい範
囲での遅延量を設定できる遅延回路である。
スクの半径方向に放射状に記録され、そのインライン性
がサーボパターンの検出確立に大きな影響を与える。イ
ンライン性を確保できない理由としては、第１の理由と
してヘッドの取り付け角度及びヘッドを移動させるアク
チュエータの構造に起因するものと、第２の理由として
製造上のヘッド取り付け精度に起因するものがある。イ
ンライン性とは、磁化反転パターンがディスク回転中心
から放射線方向にコヒーレントに、位相が揃って滑らか
に記録されることを意味するものである。前記第１の理
由による問題を解決する手法として、１回転毎に検出さ
れる基準インデックス信号にもとずき基準クロック信号
を計数するカウンタと基準クロックより短い遅延量を設
定できる遅延回路を備えたサーボ信号書き込み回路が提
案されている。（特開昭63−153710号公報、特公平１−
36185号公報） 第８図に従来のサーボ信号書き込み回路の構成を示
す。同図において、70はサーボパターン発生回路で、71
はインデックス信号を基準として基準クロック単位で遅
延を発生するカウンタで、72はプリセット値とカウンタ
出力を比較してサーボパターン発生回路70の信号発生を
開始させる比較回路で、73は基準クロックより小さい範
囲での遅延量を設定できる遅延回路である。
第８図のような構成を用いると、遅延回路を必要最小
限の量に対応する分だけ備えればよく、高価な遅延素子
を削減できるという効果があった。
限の量に対応する分だけ備えればよく、高価な遅延素子
を削減できるという効果があった。
発明が解決しようとする課題 しかしながら、上記第８図で示した従来のサーボ信号
書き込み回路では基準クロックの周波数を上げて精度を
向上させようとした場合にカウンタ長を増やさなければ
ならないという構造的な改造を必要とした。また、構造
自体が特殊であるためにドライブ装置自体に内蔵するこ
とは直接ハードウエアのコストアップになるという問題
があった。
書き込み回路では基準クロックの周波数を上げて精度を
向上させようとした場合にカウンタ長を増やさなければ
ならないという構造的な改造を必要とした。また、構造
自体が特殊であるためにドライブ装置自体に内蔵するこ
とは直接ハードウエアのコストアップになるという問題
があった。
本発明はこのような従来の問題を解決するものであ
り、マイクロコードの記述できる範囲で任意に遅延量を
設定でき、また製造設備としてではなくドライブ装置内
部に容易に内蔵できるサーボ信号書き込み装置を提供す
ることを目的とするものである。
り、マイクロコードの記述できる範囲で任意に遅延量を
設定でき、また製造設備としてではなくドライブ装置内
部に容易に内蔵できるサーボ信号書き込み装置を提供す
ることを目的とするものである。
課題を解決するための手段 本第１の発明は上記目的を達成するために、基準クロ
ックより小さい範囲でサーボ信号を遅延させる遅延回路
と、基準クロック以上で並列直列変換回路のビット数よ
り小さい遅延を実現するハンドシェイク回路と、並列直
列変換回路のビット数以上の遅延をマイクロプログラム
シーケンスプロセッサのマイクロコードプログラムによ
り実現する機能を備えたサーボ信号書き込み装置であ
る。
ックより小さい範囲でサーボ信号を遅延させる遅延回路
と、基準クロック以上で並列直列変換回路のビット数よ
り小さい遅延を実現するハンドシェイク回路と、並列直
列変換回路のビット数以上の遅延をマイクロプログラム
シーケンスプロセッサのマイクロコードプログラムによ
り実現する機能を備えたサーボ信号書き込み装置であ
る。
また、本第２の発明は上記目的を達成するために、ド
ライブ装置としてのデータ領域書き込み装置とサーボ信
号書き込み装置の機能をクロック選択回路を付加するこ
とにより選択的に使用できる構成としたものである。
ライブ装置としてのデータ領域書き込み装置とサーボ信
号書き込み装置の機能をクロック選択回路を付加するこ
とにより選択的に使用できる構成としたものである。
作用 従って、本第１の発明によれば、基準クロックの周波
数を上げた場合でもカウンタのビット長を変更する必要
はなくなり、マイクロコードの記述できるステップ数の
範囲で遅延量を設定できる。
数を上げた場合でもカウンタのビット長を変更する必要
はなくなり、マイクロコードの記述できるステップ数の
範囲で遅延量を設定できる。
また、本第２の発明によれば、サーボ信号書き込み回
路とデータ領域の書き込み回路のハードウエアを共用さ
せてドライブ装置に内蔵することができ。製造設備とし
てのサーボ信号発生装置が不要となり大幅な製造設備の
削減ができる。
路とデータ領域の書き込み回路のハードウエアを共用さ
せてドライブ装置に内蔵することができ。製造設備とし
てのサーボ信号発生装置が不要となり大幅な製造設備の
削減ができる。
実施例 以下、第１の発明の一実施例のサーボ信号発生装置に
ついて、第１図、第２図、第３図、第４図、第５図およ
び第６図を参照しながら説明する。
ついて、第１図、第２図、第３図、第４図、第５図およ
び第６図を参照しながら説明する。
第１図において、１は遅延回路、２は並列直列変換回
路、３はハンドシェイク回路、４はマイクロプログラム
シーケンスプロセッサ、５はコントロールプロセッサで
ある。第２図は第１図におけるマイクロプログラムシー
ケンスプロセッサの内部構造について必要最小限の回路
を記述したものである。第２図において、６はシーケン
サ、７はマイクロコード、８はパイプラインレジスタ、
９はジャンプコンディション判定回路、10は出力ポー
ト、11はインターフェース用メモリ、12は内部メモリ、
13はカウンタである。第３図は第１図で使用するインデ
ックス信号及び基準クロックを生成する一手法を記述し
たものである。第３図において、20は記録媒体であると
ころのディスク、21は移動可能なヘッド、22はヘッド21
を支持する支持機構、23は回転運動発生装置、24は固定
ヘッド、25は固定ヘッド支持機構、26は波形整形回路で
ある。第４図は第３図の波形整形回路から出力される信
号のタイミングを示す図である。第５図は第１図におけ
るハンドシェイク回路３の内部構造を示す一例である。
第５図において、31はSRフリップフロップ、32及び33は
Ｄ型フリップフロップ、30はＮビットカウンタである。
第６図は第５図の構造を変更したものである。第６図に
おいて、34はＭビットカウンタ、35はＬビットカウンタ
である。
路、３はハンドシェイク回路、４はマイクロプログラム
シーケンスプロセッサ、５はコントロールプロセッサで
ある。第２図は第１図におけるマイクロプログラムシー
ケンスプロセッサの内部構造について必要最小限の回路
を記述したものである。第２図において、６はシーケン
サ、７はマイクロコード、８はパイプラインレジスタ、
９はジャンプコンディション判定回路、10は出力ポー
ト、11はインターフェース用メモリ、12は内部メモリ、
13はカウンタである。第３図は第１図で使用するインデ
ックス信号及び基準クロックを生成する一手法を記述し
たものである。第３図において、20は記録媒体であると
ころのディスク、21は移動可能なヘッド、22はヘッド21
を支持する支持機構、23は回転運動発生装置、24は固定
ヘッド、25は固定ヘッド支持機構、26は波形整形回路で
ある。第４図は第３図の波形整形回路から出力される信
号のタイミングを示す図である。第５図は第１図におけ
るハンドシェイク回路３の内部構造を示す一例である。
第５図において、31はSRフリップフロップ、32及び33は
Ｄ型フリップフロップ、30はＮビットカウンタである。
第６図は第５図の構造を変更したものである。第６図に
おいて、34はＭビットカウンタ、35はＬビットカウンタ
である。
以上のように構成されたサーボ信号書き込み装置につ
いて、以下第１図から第６図を用いてその動作を説明す
る。
いて、以下第１図から第６図を用いてその動作を説明す
る。
まず、第１図を用いて基本動作を説明する。第１図に
おいて、マイクロプログラムシーケンスプロセッサ４か
ら出力された並列データは並列直列変換回路２により時
系列直列データに変換される。時系列直列データは遅延
回路１を通過し、所定の遅延量だけ遅れて書き込み信号
となる。遅延回路１に対する遅延量設定信号はマイクロ
プログラムシーケンスプロセッサ４から設定される。ま
た、並列直列変換回路２に対する変換タイミングはハン
ドシェイク回路３によって生成される。コントロールプ
ロセッサ５はマイクロプログラムシーケンスプロセッサ
４に対してマイクロプログラムの開始終了やロード等の
管理を行う。コントロールプロセッサ５は本実施例では
パーソナルコンピュータを用い、画面上のメニューに従
って人間が動作を指令できるように構成した。以上のよ
うな構成において、遅延回路１における遅延量の設定を
同図中の基準クロック１より小さい範囲で設定し、基準
クロック１以上で並列直列変換回路２のビット数よりも
小さい場合の遅延量をハンドシェイク回路３により調整
し、並列直列変換回路２のビット数以上の遅延量をマイ
クロコードシーケンスプロセッサのマイクロプログラム
により調整する。このように調整すると、基準クロック
１の一回転当りのパルス数が従来よりも大きく設定され
た場合でも、あるいはまたヘッド駆動装置の構造的な問
題で隣のトラックに対して比較的大きな遅延量を設定し
ないとサーボパターンのインライン性が確保されないよ
うな場合でも、サーボ信号書き込み装置の構造を変更せ
ずにマイクロコードを変更することで容易に遅延量を設
定できる。第２図は第１図におけるマイクロプログラム
シーケンサ４の内部構造について必要最小限の回路を記
述したものである。第２図において、シーケンサ６から
発生されたプログラム番地指定によりマイクロコード７
の対応する番地の情報がパイプラインレジスタ８に読み
出される。パイプラインレジスタ８の出力は直接内部バ
スに接続されるものと、シーケンサ６に対してジャンプ
番地として指定されるものと、図中には記述されていな
いが内部バスをコントロールするもの等がある。このよ
うに構成すると、シーケンサ６によりマイクロコード７
に格納されたマイクロプログラムを逐次実行することが
できる。第１図の中で使用した遅延量設定信号は第２図
の出力ポート10から出力され、並列データは直接内部バ
スから出力され、ハンドシェイク信号は一部をジャンプ
コンディション判定回路７に他を出力ポート10に接続さ
れる。サーボデータはマイクロコード７から直接内部バ
スに送出する方法と、内部メモリ12から送出する方法
と、コントロールプロセッサ５からインターフェース用
メモリ11を介して送出する方法がある。カウンタ13は送
出した並列データの数を管理するのに用いる。第２図で
はマイクロコード７は外部から格納できない構成となっ
ているが、コントロールプロセッサバスからの接続経路
を確保すれば外部からマイクロコードをロードする構成
に変更することができる。第２図は必要最小限の構成を
記述したものであり、マイクロプログラムシーケンスプ
ロセッサ４の動作の詳細を説明するものではない。極端
な例として、ハンドシェイク回路３及び並列直列変換回
路２の動作速度に対して充分な処理速度を確保できる汎
用マイクロプロセッサが存在するのであればこれをマイ
クロプログラムシーケンスプロセッサ４の代用として利
用してもよい。第３図は第１図で使用するインデックス
信号及び基準クロックを生成する一手法を記述したもの
である固定ヘッド支持機構25によって支持されたヘッド
24によってインデックス信号を含んだクロック信号を再
生する。この再生波形からインデックス信号と基準クロ
ック１を分離する。波形整形回路26は第４図に示すよう
に基準クロック１に同期した一回転に１パルスのインデ
ックス信号を生成する。第５図は第１図におけるハンド
シェイク回路３の内部構造を示す一例である。第５図左
側より入力されるインデクス信号はマイクロプログラム
シーケンスプロセッサ４から出力されるロード値設定信
号をＮビットカウンタ30の初期値としてロードする。ロ
ード値設定を変更することによって、並列直列変換回路
２への変換タイミング信号の遅延を基準クロック１のパ
ルス幅の単位で調整することができる。本調整により基
準クロック１の間隔以上でＮビットカウンタのビット長
の間隔以内の遅延を管理することができる。同図におけ
るSRフリップフロップ31はＮビットカウンタの出力によ
りセットされマイクロコードプログラムシーケンサ４か
ら出力されるリセット信号によりリセットされる。マイ
クロコードシーケンスプロセッサ４はSRフリップフロッ
プ31の状態からデータ転送の可否を判断する。Ｄ型フリ
ップフロップ32、33は信号を同期化するためのものであ
る。同図では同期化のために単純に基準クロック２を用
いてデータを保持しているだけであるがインデックス信
号のパルス幅と基準クロック２の関係によっては多少の
波形整形用の回路を必要とする場合もある。第６図は第
５図の構造を変更し、並列直列変換のビット長を可変構
造としたものである。同図ではＭビットカウンタ34の入
力であるロード値設定１あるいはＬビットカウンタ35の
ロード値設定２を用いて遅延量を調整できる。ここでは
Ｌビットカウンタ35がカウント値を変更できることを強
調するためにＭビットカウンタを分離して備えたが特に
必要なものではない。第６図の構成を用いると、マイク
ロプログラムシーケンスプロセッサ４から出力された並
列データＮビットのうち、（Ｎ−Ｌ）ビット分に相当す
る後半のデータは時系列直列データには変換されない。
おいて、マイクロプログラムシーケンスプロセッサ４か
ら出力された並列データは並列直列変換回路２により時
系列直列データに変換される。時系列直列データは遅延
回路１を通過し、所定の遅延量だけ遅れて書き込み信号
となる。遅延回路１に対する遅延量設定信号はマイクロ
プログラムシーケンスプロセッサ４から設定される。ま
た、並列直列変換回路２に対する変換タイミングはハン
ドシェイク回路３によって生成される。コントロールプ
ロセッサ５はマイクロプログラムシーケンスプロセッサ
４に対してマイクロプログラムの開始終了やロード等の
管理を行う。コントロールプロセッサ５は本実施例では
パーソナルコンピュータを用い、画面上のメニューに従
って人間が動作を指令できるように構成した。以上のよ
うな構成において、遅延回路１における遅延量の設定を
同図中の基準クロック１より小さい範囲で設定し、基準
クロック１以上で並列直列変換回路２のビット数よりも
小さい場合の遅延量をハンドシェイク回路３により調整
し、並列直列変換回路２のビット数以上の遅延量をマイ
クロコードシーケンスプロセッサのマイクロプログラム
により調整する。このように調整すると、基準クロック
１の一回転当りのパルス数が従来よりも大きく設定され
た場合でも、あるいはまたヘッド駆動装置の構造的な問
題で隣のトラックに対して比較的大きな遅延量を設定し
ないとサーボパターンのインライン性が確保されないよ
うな場合でも、サーボ信号書き込み装置の構造を変更せ
ずにマイクロコードを変更することで容易に遅延量を設
定できる。第２図は第１図におけるマイクロプログラム
シーケンサ４の内部構造について必要最小限の回路を記
述したものである。第２図において、シーケンサ６から
発生されたプログラム番地指定によりマイクロコード７
の対応する番地の情報がパイプラインレジスタ８に読み
出される。パイプラインレジスタ８の出力は直接内部バ
スに接続されるものと、シーケンサ６に対してジャンプ
番地として指定されるものと、図中には記述されていな
いが内部バスをコントロールするもの等がある。このよ
うに構成すると、シーケンサ６によりマイクロコード７
に格納されたマイクロプログラムを逐次実行することが
できる。第１図の中で使用した遅延量設定信号は第２図
の出力ポート10から出力され、並列データは直接内部バ
スから出力され、ハンドシェイク信号は一部をジャンプ
コンディション判定回路７に他を出力ポート10に接続さ
れる。サーボデータはマイクロコード７から直接内部バ
スに送出する方法と、内部メモリ12から送出する方法
と、コントロールプロセッサ５からインターフェース用
メモリ11を介して送出する方法がある。カウンタ13は送
出した並列データの数を管理するのに用いる。第２図で
はマイクロコード７は外部から格納できない構成となっ
ているが、コントロールプロセッサバスからの接続経路
を確保すれば外部からマイクロコードをロードする構成
に変更することができる。第２図は必要最小限の構成を
記述したものであり、マイクロプログラムシーケンスプ
ロセッサ４の動作の詳細を説明するものではない。極端
な例として、ハンドシェイク回路３及び並列直列変換回
路２の動作速度に対して充分な処理速度を確保できる汎
用マイクロプロセッサが存在するのであればこれをマイ
クロプログラムシーケンスプロセッサ４の代用として利
用してもよい。第３図は第１図で使用するインデックス
信号及び基準クロックを生成する一手法を記述したもの
である固定ヘッド支持機構25によって支持されたヘッド
24によってインデックス信号を含んだクロック信号を再
生する。この再生波形からインデックス信号と基準クロ
ック１を分離する。波形整形回路26は第４図に示すよう
に基準クロック１に同期した一回転に１パルスのインデ
ックス信号を生成する。第５図は第１図におけるハンド
シェイク回路３の内部構造を示す一例である。第５図左
側より入力されるインデクス信号はマイクロプログラム
シーケンスプロセッサ４から出力されるロード値設定信
号をＮビットカウンタ30の初期値としてロードする。ロ
ード値設定を変更することによって、並列直列変換回路
２への変換タイミング信号の遅延を基準クロック１のパ
ルス幅の単位で調整することができる。本調整により基
準クロック１の間隔以上でＮビットカウンタのビット長
の間隔以内の遅延を管理することができる。同図におけ
るSRフリップフロップ31はＮビットカウンタの出力によ
りセットされマイクロコードプログラムシーケンサ４か
ら出力されるリセット信号によりリセットされる。マイ
クロコードシーケンスプロセッサ４はSRフリップフロッ
プ31の状態からデータ転送の可否を判断する。Ｄ型フリ
ップフロップ32、33は信号を同期化するためのものであ
る。同図では同期化のために単純に基準クロック２を用
いてデータを保持しているだけであるがインデックス信
号のパルス幅と基準クロック２の関係によっては多少の
波形整形用の回路を必要とする場合もある。第６図は第
５図の構造を変更し、並列直列変換のビット長を可変構
造としたものである。同図ではＭビットカウンタ34の入
力であるロード値設定１あるいはＬビットカウンタ35の
ロード値設定２を用いて遅延量を調整できる。ここでは
Ｌビットカウンタ35がカウント値を変更できることを強
調するためにＭビットカウンタを分離して備えたが特に
必要なものではない。第６図の構成を用いると、マイク
ロプログラムシーケンスプロセッサ４から出力された並
列データＮビットのうち、（Ｎ−Ｌ）ビット分に相当す
る後半のデータは時系列直列データには変換されない。
次に以下、第２の発明の一実施例のサーボ信号発生装
置について、図面を参照しながら説明する。
置について、図面を参照しながら説明する。
第７図は本第２の発明の一実施例を示すものである。
第７図において、47はパターン検出回路、48は遅延量設
定信号を選択する選択回路、49はクロックを選択する選
択回路、50はドライブコントロールプロセッサである。
同図において他の回路ブロック１から４は第１図の構成
と同一のものである。
第７図において、47はパターン検出回路、48は遅延量設
定信号を選択する選択回路、49はクロックを選択する選
択回路、50はドライブコントロールプロセッサである。
同図において他の回路ブロック１から４は第１図の構成
と同一のものである。
以上のように構成されたサーボ信号書き込み装置につ
いて、以下第７図を用いてその動作を説明する。
いて、以下第７図を用いてその動作を説明する。
第７図において第１図の構成と大きく異なるのは、ド
ライブ装置の中にサーボパターン発生機能を内蔵した点
である。このために、第１図で使用したコントロールプ
ロセッサ５は第７図ではドライブコントロールプロセッ
サ50に置き換わり、さらにサーボ信号書き込み用の基準
クロック１とデータ領域書き込み用の基準クロック３を
選択して使用できるように選択回路49を備えている。同
図には記載していないが、ドライブコントロールプロセ
ッサ50はドライブ装置全体をコントロールするものであ
る。同図に示すように、データ領域を書き込むための構
成とサーボ信号を書き込むための構成はほぼ同一にする
ことができ共用化が図れる。従って、ハードウエアの著
しい増加を伴わずにサーボパターン発生機能を内蔵する
ことができる。さて、データ領域の書き込み時にはピー
クシフトの問題が発生する。これをあらかじめ補正する
方法としてプリコンペンセーションなる手法が使用され
る。第７図では、これを実現する構成を含んで記載し
た。パターン検出回路47はビットパターンに対応したピ
ークシフト量を求め、遅延回路１に対する遅延量設定信
号を出力する。同図のように選択回路48を備えることに
よって比較的精度を要求されかつ高価であるところの遅
延回路を共用化できる。ドライブコントロールプロセッ
サ50は本実施例では汎用のマイクロプロセッサを用いて
実現した。ドライブコントロールプロセッサ50が管理す
る上位ホストインターフェースを介してサーボ信号書き
込みに関わるドライブコントロールプロセッサ50自身の
ソフトウエア及びマイクロプログラムシーケンスプロセ
ッサ４のマイクロプログラムを入手することができる。
このようにホストインターフェースを利用すると、製造
時にはサーボ信号書き込み用ソフトウエアをロードして
書き込みを実行し、これが終了した段階ではソフトウエ
アを内蔵せずにすむという効果がある。
ライブ装置の中にサーボパターン発生機能を内蔵した点
である。このために、第１図で使用したコントロールプ
ロセッサ５は第７図ではドライブコントロールプロセッ
サ50に置き換わり、さらにサーボ信号書き込み用の基準
クロック１とデータ領域書き込み用の基準クロック３を
選択して使用できるように選択回路49を備えている。同
図には記載していないが、ドライブコントロールプロセ
ッサ50はドライブ装置全体をコントロールするものであ
る。同図に示すように、データ領域を書き込むための構
成とサーボ信号を書き込むための構成はほぼ同一にする
ことができ共用化が図れる。従って、ハードウエアの著
しい増加を伴わずにサーボパターン発生機能を内蔵する
ことができる。さて、データ領域の書き込み時にはピー
クシフトの問題が発生する。これをあらかじめ補正する
方法としてプリコンペンセーションなる手法が使用され
る。第７図では、これを実現する構成を含んで記載し
た。パターン検出回路47はビットパターンに対応したピ
ークシフト量を求め、遅延回路１に対する遅延量設定信
号を出力する。同図のように選択回路48を備えることに
よって比較的精度を要求されかつ高価であるところの遅
延回路を共用化できる。ドライブコントロールプロセッ
サ50は本実施例では汎用のマイクロプロセッサを用いて
実現した。ドライブコントロールプロセッサ50が管理す
る上位ホストインターフェースを介してサーボ信号書き
込みに関わるドライブコントロールプロセッサ50自身の
ソフトウエア及びマイクロプログラムシーケンスプロセ
ッサ４のマイクロプログラムを入手することができる。
このようにホストインターフェースを利用すると、製造
時にはサーボ信号書き込み用ソフトウエアをロードして
書き込みを実行し、これが終了した段階ではソフトウエ
アを内蔵せずにすむという効果がある。
発明の効果 本第１の発明は上記実施例から明らかなように、第１
のクロック間隔で時系列直列データに変換する並列直列
変換回路と、並列直列変換回路から出力される時系列直
列データに対し所定の遅延量を設定する遅延回路と、並
列直列変換回路を動作させる第１のクロックとマイクロ
プログラムシーケンスプロセッサを動作させる第２のク
ロックの間で同期をとりながら並列直列変換のタイミン
グを生成するハンドシェイク回路を備え、第１のクロッ
ク間隔より小さい遅延量を前記遅延回路により調整し、
第１のクロック間隔以上で並列直列変換回路のビット数
の間隔よりも小さい場合の遅延量を前記ハンドシェイク
回路により調整し、並列直列変換回路のビット数の間隔
以上の遅延量を前記マイクロプログラムシーケンスプロ
セッサのマイクロプログラムによって調整する機能を有
することにより、ハードウエアの変更を伴わずにプログ
ラムの変更にて遅延量を調整できる。
のクロック間隔で時系列直列データに変換する並列直列
変換回路と、並列直列変換回路から出力される時系列直
列データに対し所定の遅延量を設定する遅延回路と、並
列直列変換回路を動作させる第１のクロックとマイクロ
プログラムシーケンスプロセッサを動作させる第２のク
ロックの間で同期をとりながら並列直列変換のタイミン
グを生成するハンドシェイク回路を備え、第１のクロッ
ク間隔より小さい遅延量を前記遅延回路により調整し、
第１のクロック間隔以上で並列直列変換回路のビット数
の間隔よりも小さい場合の遅延量を前記ハンドシェイク
回路により調整し、並列直列変換回路のビット数の間隔
以上の遅延量を前記マイクロプログラムシーケンスプロ
セッサのマイクロプログラムによって調整する機能を有
することにより、ハードウエアの変更を伴わずにプログ
ラムの変更にて遅延量を調整できる。
本第２の発明は第１の発明の構成に選択回路を付加
し、データ領域を書き込むための構成とサーボ信号を書
き込むための構成を共用化することでハードウエアの著
しい増加を伴わずにサーボパターン発生機能をドライブ
装置に内蔵することができるものである。また、ホスト
インターフェースを介してサーボ信号書き込み用ソフト
ウエアをロードすることにより製品として不用なソフト
ウエアを常備する必要がなくなる。
し、データ領域を書き込むための構成とサーボ信号を書
き込むための構成を共用化することでハードウエアの著
しい増加を伴わずにサーボパターン発生機能をドライブ
装置に内蔵することができるものである。また、ホスト
インターフェースを介してサーボ信号書き込み用ソフト
ウエアをロードすることにより製品として不用なソフト
ウエアを常備する必要がなくなる。
第１図は第１の発明の一実施例におけるサーボ信号書き
込み装置の構成図、第２図は第１の発明の構成要素であ
るマイクロプログラムシーケンサの内部構造図、第３図
は第１図で使用するインデックス信号及び基準クロック
を生成する一手法を記述した構成図、第４図は第３図の
波形整形回路から出力される信号のタイミングを示すタ
イミング図、第５図は第１図におけるハンドシェイク回
路３の内部構造を示す一例であるところの回路図、第６
図は第５図の構成を変更した回路図、第７図は第２の発
明の一実施例におけるサーボ信号書き込み装置の構成
図、第８図は従来のサーボ信号書き込み回路のブロック
図である。 １……遅延回路、２……並列直列変換回路、３……ハン
ドシェイク回路、４……マイクロプログラムシーケンス
プロセッサ、５……コントロールプロセッサ、６……シ
ーケンサ、７……マイクロコード、８……パイプライン
レジスタ、９……ジャンプコンディション判定回路、10
……出力ポート、11……インターフェース用メモリ、12
……内部メモリ、13……カウンタ、20……ディスク、21
……ヘッド、22……支持機構、23……回転運動発生装
置、24……固定ヘッド、25……固定ヘッド支持機構、26
……波形整形回路、31……SRフリップフロップ、32及び
33……Ｄ型フリップフロップ、30……Ｎビットカウン
タ、34……Ｍビットカウンタ、35……Ｌビットカウン
タ、47……パターン検出回路、48……選択回路、49……
選択回路、50……ドライブコントロールプロセッサ。
込み装置の構成図、第２図は第１の発明の構成要素であ
るマイクロプログラムシーケンサの内部構造図、第３図
は第１図で使用するインデックス信号及び基準クロック
を生成する一手法を記述した構成図、第４図は第３図の
波形整形回路から出力される信号のタイミングを示すタ
イミング図、第５図は第１図におけるハンドシェイク回
路３の内部構造を示す一例であるところの回路図、第６
図は第５図の構成を変更した回路図、第７図は第２の発
明の一実施例におけるサーボ信号書き込み装置の構成
図、第８図は従来のサーボ信号書き込み回路のブロック
図である。 １……遅延回路、２……並列直列変換回路、３……ハン
ドシェイク回路、４……マイクロプログラムシーケンス
プロセッサ、５……コントロールプロセッサ、６……シ
ーケンサ、７……マイクロコード、８……パイプライン
レジスタ、９……ジャンプコンディション判定回路、10
……出力ポート、11……インターフェース用メモリ、12
……内部メモリ、13……カウンタ、20……ディスク、21
……ヘッド、22……支持機構、23……回転運動発生装
置、24……固定ヘッド、25……固定ヘッド支持機構、26
……波形整形回路、31……SRフリップフロップ、32及び
33……Ｄ型フリップフロップ、30……Ｎビットカウン
タ、34……Ｍビットカウンタ、35……Ｌビットカウン
タ、47……パターン検出回路、48……選択回路、49……
選択回路、50……ドライブコントロールプロセッサ。
Claims (6)
- 【請求項１】マイクロコードにより動作するシーケンサ
構造のマイクロプログラムシーケンスプロセッサと、マ
イクロプログラムシーケンスプロセッサの動作を管理す
るコントロールプロセッサと、マイクロプログラムシー
ケンスプロセッサから出力される並列データを第１のク
ロック間隔で時系列直列データに変換する並列直列変換
回路と、並列直列変換回路から出力される時系列直列デ
ータに対し所定の遅延量を設定する遅延回路と、並列直
列変換回路を動作させる第１のクロックとマイクロプロ
グラムシーケンスプロセッサを動作させる第２のクロッ
クの間で同期をとりながら並列直列変換のタイミングを
生成するハンドシェイク回路を備え、前記ハンドシェイ
ク回路はディスクの回転に同期したインデックス信号に
よって初期化され、第１のクロック間隔より小さい遅延
量を前記遅延回路により調整し、第１のクロック間隔以
上で並列直列変換回路のビット数の間隔よりも小さい場
合の遅延量を前記ハンドシェイク回路により調整し、並
列直列変換回路のビット数の間隔以上の遅延量を前記マ
イクロプログラムシーケンスプロセッサのマイクロプロ
グラムによって調整する機能を有することを特徴とする
サーボ信号書き込み装置。 - 【請求項２】インデックス信号は、ディスク上の単一ト
ラックを記録再生する固定ヘッドにより記録再生される
ことを特徴とする特許請求の範囲第（１）項記載のサー
ボ信号書き込み装置。 - 【請求項３】ハンドシェイク回路は、マイクロプログラ
ムシーケンスプロセッサから指定されるビット長設定値
に従って並列直列変換すべきビット長を決定することを
特徴とする特許請求の範囲第（１）項記載のサーボ信号
書き込み装置。 - 【請求項４】マイクロコードにより動作するシーケンサ
構造のマイクロプログラムシーケンスプロセッサと、マ
イクロプログラムシーケンスプロセッサの動作を管理し
かつドライブ装置全体を統括管理するドライブコントロ
ールプロセッサと、サーボパターン書き込み用である第
１のクロックとデータ領域書き込み用である第３のクロ
ックを選択する選択回路と、マイクロプログラムシーケ
ンスプロセッサから出力される並列データを第１のクロ
ックあるいは第３のクロック間隔で時系列直列データに
変換する並列直列変換回路と、並列直列変換回路から出
力される時系列直列データに対し所定の遅延量を設定す
る遅延回路と、並列直列変換回路を動作させる第１のク
ロックあるいは第３のクロックとマイクロプログラムシ
ーケンスプロセッサを動作させる第２のクロックの間で
同期をとりながら並列直列変換のタイミングを生成する
ハンドシェイク回路を備え、前記ハンドシェイク回路は
ディスクの回転に同期したインデックス信号によって初
期化され、第１のクロック間隔より小さい遅延量を前記
遅延回路により調整し、第１のクロック間隔以上で並列
直列交換回路のビット数の間隔よりも小さい場合の遅延
量を前記ハンドシェイク回路により調整し、並列直列変
換回路のビット数の間隔以上の遅延量を前記マイクロプ
ログラムシーケンスプロセッサのマイクロプログラムに
よって調整する機能を有し、データ領域書き込み装置と
のハードウエアの共用によりドライブ装置内部に組み込
まれたことを特徴とするサーボ信号書き込み装置。 - 【請求項５】遅延回路は、パターンピークシフトを補正
するための遅延機能と、サーボ信号を書き込む時に必要
な第１のクロックより小さい範囲での遅延量調整機能を
共用とし、並列直列変換回路から得られるパターン検出
情報の結果とマイクロプログラムシーケンスプロセッサ
から指定される値とを選択して遅延回路に対する遅延量
設定値とする構成としたことを特徴とする特許請求の範
囲第（４）項記載のサーボ信号書き込み装置。 - 【請求項６】ドライブコントロールプロセッサは、ドラ
イブコントロールプロセッサ自身のサーボ信号書き込み
用プログラムとマイクロプログラムシーケンスプロセッ
サ用のサーボ信号書き込み用マイクロプログラムをホス
トインターフェースを通じて入手し、これを基にサーボ
信号書き込みを実行することを特徴とする特許請求の範
囲第（４）項記載のサーボ信号書き込み装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004137A JP2584083B2 (ja) | 1990-01-11 | 1990-01-11 | サーボ信号書き込み装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004137A JP2584083B2 (ja) | 1990-01-11 | 1990-01-11 | サーボ信号書き込み装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03209680A JPH03209680A (ja) | 1991-09-12 |
| JP2584083B2 true JP2584083B2 (ja) | 1997-02-19 |
Family
ID=11576393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004137A Expired - Fee Related JP2584083B2 (ja) | 1990-01-11 | 1990-01-11 | サーボ信号書き込み装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2584083B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4945569B2 (ja) * | 2005-09-21 | 2012-06-06 | ザイラテックス・テクノロジー・リミテッド | サーボパターンを生成するための装置および方法 |
| JP4675878B2 (ja) | 2006-12-26 | 2011-04-27 | 株式会社東芝 | ディスク記憶装置のサーボ書込み装置及びサーボ書込み方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5948872A (ja) * | 1982-09-14 | 1984-03-21 | Comput Basic Mach Technol Res Assoc | サ−ボ信号書込回路方式 |
-
1990
- 1990-01-11 JP JP2004137A patent/JP2584083B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5948872A (ja) * | 1982-09-14 | 1984-03-21 | Comput Basic Mach Technol Res Assoc | サ−ボ信号書込回路方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03209680A (ja) | 1991-09-12 |
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